Claims (2)
20 второго дополнительного блока задержки , при Этом выход второго дополнительного блока задержки соедикэн с первым входом второго триггера . выход которого через второй рователь подключен ко второму выходу устройства, причем выход дополнительного блока задержки соединен одновременно с его входом управлени и первыми входами элементов совпадени , вто30 рые, входы которых подсоединены к выходам первого триггера, первый выход которого соединен через первый формирователь с первым выходом устройства , кроме того выходы первого и второго элементов совпадени подсоединены ко входам управлени блока задёржки и второго дополнительного блока задержки соответственно. При этом блок задержки состоит из интегратора, вход которого вл етс первым входом блока, а выход соединен с первым входом компаратора, второй вход которого вл етс вторым входом блока, а выход компаратора через .формирователь соединен с выходом блока, причем вход управлени интегратора в- Я л етс входом управлени блока задержки . На фиг.1 приведена структурна схе ма устройства; на фиг.2 - структурIна схема блока задержки; на фиг.Зэгпоры сигналов на выходах узлов устройства. Фазосдвигающее устройство содержит первый и второй сумматоры 1 и. 2, исто чник 3 посто нного напр жени , первый и второй дополнительные блоки 4 и 5 задержки, .блок б задержки, первый триггер 7, первый и второй элементы 8 и 9;- совпадени , первый формирователь 10, второй триггер 11 и второй формирователь 12. Блоки 4, 5 и 6 задержки содержат интегратор .13, компаратор формирователь 15. Устройство зработает следующим об разом. Фазовые датчики измерени крут щих моментов вырабатывают два сигнала смгн 1Е ) смгмг )(i кругова частота напр. жени питани датчиков; кругова частота вращени роторов датчиков; 4(t) - угол сдвига фазы, пропор циональный крут щему моменту . Фазосдвигающее устройство должно вырабатывать сигналы, подобные сигн лам (1). На первый вход устройства (Вх.1) подаетс напр жение, задающее величину И , а на второй вход (Вх.2) зады1ощее величину Ч. Напр жение на входах устройства могут быть описан выpaжeни /ш вх.Г-5оЛ-- 01 .г - частота вращени ротора датчика; мас1:1табннй коэффициент, f угол сдвига фазы; S - масштабный коэффициент, Источник 3 вырабатывает посто нное напр жение И, сигнал на выоде первого сумматора 1 описываетс выражением -1--.. - коэффициенты перегде К., дачи суглматора 1 по первому и второму входам соответственно . Напр жение U подаетс на Вх.1 блока 4 задержки и/интегрируетс интегратором 13 этого узла. Сигнал на его выходе n-4- i%-4 o,-at, где &- врем интегрировани , отсчитанное относительно момента сброса. Напр жение нарастает, пока не измен етс пол рность нготр жени на выходе компаратора 14 блока 4. При изменении напр жени на выходе компаратора 14 срабатывает формирователь 15, вырабатывающий короткий импульс (бд, фиг.З). Этим импульсом Iсбрасываетс в ноль интегратор 13 блока 4 (компаратор 14 возвращаетс в исходное состо ние), измен етс состо ние первого триггера 7. Этот процесс повтор етс циклически. Изменение состо ни первого триггера 7 происходит в моменты, когда выполн етс условие Ч-л..4.д.. - коэффициенты 4-. передачи компаратора 14 . блока 4 по перBor .iy и втopo - y входам соответственно . и выполнении услови л -А-г ъ 14:4d lii4iV|L 2К 2- i4-4-sUi д повторени сигналов первого ера 7 равен г1 гова частота W),--(, т.е. кругова частота триггера 7 ра на круговой частоте сигнала сигн. Дн получени выходного сигнала синусоидальной формы, в качестве фо мирователей 10 и 12 используютс фи тры. В этом случае на первом выходе устройства (Вых.1) имеем ивых1 Е sin(u4ft)t. (7) На выходах элементов 8 и 9 совпа дени получаем последовательности коротких импульсов с частотой следовани U)7 и сдвинутых между собой на врем 0,5 TT. Импульсы Ug сбрасывают в ноль интеграторы 13 блоков 5 и б соответственно. Сигнал на выходе второго суммато ра 2 описывае.тс выражением .гЧ-.Г-Vi 5оа a-i из,( - коэффициенты . « дачи сумматора 2 по первому и второ му входгил соответственно . Интеграторы 13 блоков 5 и 6 интегрируют напр жение U . Компараторы 14 измен ют пол рность выходного сигнала при изменении знака разност напр жений и и U. Формирователи 15 вырабатывают коро.ткие импульсы в момент положительных (дл рассмат риваемого случа эпюр сигналов, фиг,2) перепадов напр жени на выходах компараторов 15. Эти импульсы (1, Ug) измен ют состо ние триггеpa 11, сигнал которого, пройд через формирователь 12, поступает на выход 2 устройства. Если сигнал на выходе 1 устррйст ва посто нен, то частота сигналов триггера 11 равна частоте , а сигналы сдвинуты по фазе на величи ну, пропорциональную сигналу, задан ному пр входу 2 устройства, при это момент &(, и 0-по влени импульсов и и Uj-, отсчитанный от момента-сбр са интегратора 13 блока 6 определ етс выражением , ш«-«. . (9) Имаульс и по вл етс в момент времени 0,5 Т, а оканчиваетс в м мент времени Т. Импульс U, по вл е с в момент времени 9, а оканчивае с в момент времени (0,5-Т +0б) . При этом частота повторени обоих сигналов одинакова Положительный эффект заключаетс в расширении функциональных возможностей при упрощенном процессе регулировани , достигаемом за счет того , что процессы регулировани происход т под воздействием вквиних аналоговых напр жений, причем раздельно регулируетс частота и фаза сигналов и диапазон изменени фазы 180 -О -180°. Формула изобретени 1.Фазосдвигаюцее устройство, содержащее два триггера, блок задержки , выход которого соединен с втоEftJM входом второго триггера, и первый элемент совпадени , отличающеес тем, что, с целью расширени функциональных возможностей , в него введены два сумматора , два дополнительных блока задержки , второй элемент совпадени , два формировател и источник посто нного напр жени , выход которо-го соединен с вторым входом первого дополнительного блока.задержки и первыми входами сумматоров одновременно , а вторие входрл последних вл ютс входами устройства, причем выход первого сумматора подсоединен к первым входам всех блоков задержки, а выход второго сумматора - к вторым входам блока задержки и второго дополнительного блока задержки, при этом выход второго дополнительного блока задержки соединен с первым входом второго триггера, выход которого нерез формирователь подключен к второму выходу устройства, причем выход дополнительного блока задержки соединен одновре генно с его входом управлени и первыми входами элементов совпадени , вторые входы которых подсоединены к шлходам первого триггера, первый выход которого соединен через первый формирователь с первым выходом устройства , кроме того выходы первого и второго элементов совпадени подсоединены к входам управлени блока задержки и второго дополнительного блока задержки соответственно. 2.Устройство по п.1, о т л и чающеес тем, что.блок задержки состоит из интегратора, вход которого вл етс первым входом блока, а выход соединен с первым входе компаратора, второй вход которого вл етс втог лм входом блока, а выход компаратора через формирователь соединен с выходом блока, причем вход управлени интегратора вл етс входом управлени блока задержки. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР 492825, кл. G 01 R 25/04, 1972. 20 of the second additional delay unit, with This the output of the second additional delay unit is connected to the first input of the second trigger. the output of which through the second rover is connected to the second output of the device, and the output of the additional delay unit is connected simultaneously to its control input and the first inputs of the coincidence elements, the second, whose inputs are connected to the outputs of the first trigger, the first output of which is connected to the first output of the device in addition, the outputs of the first and second coincidence elements are connected to the control inputs of the delay unit and the second additional delay unit, respectively. The delay unit consists of an integrator whose input is the first input of the block, and the output is connected to the first input of the comparator, the second input of which is the second input of the block, and the output of the comparator is connected to the output of the block through the integrator control input I am the control input of the delay unit. Figure 1 shows the structural scheme of the device; FIG. 2 shows the structure of the delay block; Fig. Zagpory signals at the outputs of the nodes of the device. The phase shifting device contains the first and second adders 1 and. 2, constant voltage source 3, first and second additional delay blocks 4 and 5, delay block 6, first trigger 7, first and second elements 8 and 9 — coincidence, first driver 10, second trigger 11 and second driver 12. Blocks 4, 5, and 6 delays contain integrator .13, comparator shaper 15. The device works as follows. Phase torque measurement sensors produce two signals, SmE1E, Smgmg) (i is the circular frequency of the sensor supply voltage; the circular frequency of rotation of the sensor rotors; 4 (t) is the phase angle proportional to the torque. Phase-shifting device must produce signals , similar signals (1). To the first input of the device (I), the voltage is applied, which sets the value I, and to the second input (I, 2) sets a further value of H. The voltage at the inputs of the device can be described .G-5OL-- 01 .g - rotor speed sensor ; mas1: 1-factor coefficient, f phase shift angle; S - scale factor, Source 3 produces a constant voltage And, a signal at the output of the first adder 1 is described by the expression -1-- .. - coefficients pegda K. and the second inputs, respectively. The voltage U is applied to the Bx.1 of the block 4 delay and / is integrated by the integrator 13 of this node. The signal at its output is n-4- i% -4 o, -at, where & is the integration time measured from moment of reset. The voltage rises until the polarity of the demand at the output of the comparator 14 of block 4 changes. When the voltage at the output of the comparator 14 changes, the driver 15 triggers, producing a short pulse (DB, FIG. 3). By this pulse, the integrator 13 of block 4 is reset to zero (comparator 14 returns to the initial state), the state of the first trigger 7 changes. This process is repeated cyclically. The change in the state of the first trigger 7 occurs at the moments when the condition H-l. 4..d is fulfilled. - coefficients 4-. transmission comparator 14. block 4 on the first .or and .iy and second to the y inputs, respectively. and the condition l -A-g 14: 4d lii4iV | L 2K 2-i4-4-sUi d repetition of the signals of the first period 7 is equal to g1 frequency W), - (i.e., the circular frequency of the trigger 7 is circular signal frequency of the signal. The output of a sinusoidal waveform is obtained by using fi rts as drivers 10 and 12. In this case, at the first output of the device (Vyt.1), we have output1 Е sin (u4ft) t. (7) 8 and 9 of the coincidence, we obtain sequences of short pulses with the frequency of the following U) 7 and shifted among themselves by time 0.5 TT. The pulses Ug reset to zero the integrators 13 blocks 5 and b, respectively. The signal at the output of the second adder 2 is described by the expression .gCh-G-Vi 5aa ai from, (are the coefficients of the first and second inputs of the adder 2 and the second input, respectively. The integrators 13 of blocks 5 and 6 integrate the voltage U. Comparators 14 change the polarity of the output signal when the sign of the voltage difference and U changes. U. The shapers 15 produce short pulses at the time of positive (for the considered case of signal plots, fig. 2) voltage drops at the outputs of the Comparators 15. These pulses ( 1, Ug) change the state of the trigger 11, the signal of which After passing through the driver 12, it arrives at the device output 2. If the signal at the output 1 of the device is constant, then the frequency of the trigger signals 11 is equal to the frequency, and the signals are shifted in phase by a value proportional to the signal given by the direct input 2 of the device, this is the time & (, and the 0-appearances of the pulses and and Uj-, counted from the moment-reset of the integrator 13 of block 6, is determined by the expression, w "-". (9) The emuls and appears at time 0, 5 T, and ends at the time point T. Impulse U, appears at time 9, and ends at time (0.5-T + 0b) . At the same time, the repetition frequency of both signals is the same. The positive effect is in expanding the functionality with a simplified adjustment process, achieved due to the fact that the adjustment processes occur under the influence of analog voltages, with the frequency and phase of the signals and the range of the 180-O phase being separately regulated. -180 °. Claim 1. A phase shifting device comprising two flip-flops, a delay unit whose output is connected to a second EftJM input of the second flip-flop, and the first matching element, characterized in that, in order to expand its functionality, two adders, two additional delay blocks, the second element of the match, the two formers and the source of the constant voltage, the output of which is connected to the second input of the first additional block. delay and the first inputs of the adders at the same time, and the second input The first ones are the inputs of the device, the output of the first adder is connected to the first inputs of all delay blocks, and the output of the second adder is connected to the second inputs of the delay block and the second additional delay block, while the output of the second additional delay block is connected to the first input of the second trigger, the output of which The non-cutter driver is connected to the second output of the device, and the output of the additional delay unit is connected simultaneously with its control input and the first inputs of the matching elements, the second inputs of which x shlhodam connected to the first flip-flop, the first output is connected via a first driver with a first output of the apparatus, in addition outputs of the first and second elements are connected to the inputs of matching control delay block and a second additional delay block, respectively. 2. The device according to claim 1, wherein the delay block consists of an integrator, the input of which is the first input of the unit, and the output is connected to the first input of the comparator, the second input of which is input of the unit, and the comparator output is connected via a driver to the output of the block, and the integrator control input is the control input of the delay unit. Sources of information taken into account during the examination 1. USSR author's certificate 492825, cl. G 01 R 25/04, 1972.
2.Авторское свидетельство СССР 373644, кл. G 01 R 25/04, 1971.2. Authors certificate of the USSR 373644, cl. G 01 R 25/04, 1971.