Claims (1)
Изобретение относитс к измеритель ной технике и предназначено дл измерели метрологических характеристик (поверки) аналого-цифровых преобразователей (АЦП) . Известен цифровой линеаризатор СИ налов, содержащий генератор тактовых импульсов, вентильное устройство,первый вход которого вл етс разрешающим и подключен к выходу генератора тактовых импульсов, а на его второй вход поступает последовательность импульсов ,делитель частоты по входу соединенного с выходом вентильного устройства , счетчик импульсов и дешифратор выходом подключенного к входу устройства визуального изображени , предназначенного дл считывани результата измерени I. Недостатком данного цифрового линеаризатора сигналов вл етс низка надежность и малое быстродействие. Цель изобретени - повышение надежности и быстродействи . Поставленна цель достигаетс тем, что в цифровой линеаризатор сигналов, содержащий аналого-цифровой преобразователь , первый выход которого соединен с первыми входами дес тичного счетчика импульсов, второй выход с первым входом блока синхронизации, выход которого соединен с вторым входом дес тичного счетчика импульсов , выход которого соединен с входом блока индикации, дополнительно введены перва и втора группы элементов И-НЕ, группа элементов НЕ-ИЛИ, дешифратор старших разр дов, дешифратор нул и двоичный вычитающий счетчик импульсов, первый вход которого соединен с вторым выходом аналого-цифрового преобразовател и первыми входами первой и второй групп элек ентов , второй вход - с выходом блока синхронизации, а третий вход - с третьим выходом аналогоцифрового преобразовател , вторыми входами второй группы элементов И-НЕ; 39 и входом дешифратора старших разр дов , выходы которого соединены с входами группы элементов НЕ-ИЛИ, выходы которых через первую группу элементов И-НЕ соединены с третьими входами дес тичного счетчика импульсов , четвертые входы которого соединены с выходами второй группы элементов И-НЕ, при этом выход двоичного вычитающего счетчика импульсов соединен с входом дешифратора нул , выход которого соединен с вторым входом блока синхронизации. На чертеже представлена блок-схема цифрового линеаризатора сигналов, Цифровой линеаризатор сигналов содержит повер емый аналого-цифровой преобразователь (АЦП) 1, шину 2 общего сброса, дес тичный счетчик 3 импульсов , двоичный вычитающий счетчик t импульсов, информационную шину , дешифратор б старших разр дов, группу элементов И-НЕ 9, шину 10 стробировани , блок 11 синхронизации, дешифратор 12 нул , блок 13 индикации. Устройство ра.ботает следующим обра зом. Предварительно повер емый АЦП калибруетс так, что вес единицы младшего разр да становитс кратным 10 при максимальном входном напр жении. После этого вес единицы младшего разр да представл етс .с помощью двух дополнительных разр дов несколькими уровн ми. При первоначальном включении и подаче импульса Сброс повер емый АЦП t, дес тичный счетчик 3 импульсов и двоичный вычитающий счетчик « импуль сов устанавливаютс в исходное состо ние. Сигналы кода преобразуемого числа, поступающие по информационной шине 5 стробируютс сигналом Конец преобразовани (строб-импульс), поступающим по шине 10 стробировани , при этом сигналы через элементы 8 первой группы И-НЕ поступают на установоч- ные в единицу входы триггеров дес тич ного счетчика 3 импульсов, при этом в дес тичный счетчик 3 импульсов записываетс число, равное сумме весов старших дешифрируемых ,разр дов. Значение этого числа определ етс дешифратором б старших разр дов, с выхода которого в зависимости от комбинации кода старших разр дов преобразуемого числа через соответствующие элементы 34 НЕ-ИЛИ 7 сигналы поступают на первые входы первой группы элементов И-НЕ 8. Одновременно код первых двух младших разр дов преобразуемого числа поступает на первые входы второй группы элементов И-НЕ 9, а остальные разр ды поступают на второй вход двоичного вычитающего счетчика k импульсов. С занесением кода в двоичный вычитающий счетчик k импульсов и с поступлением заднего фронта сигнала Конец преобразовани на первый вход блока синхронизации 11 с его выхода тактовые импульсы поступают на первые входы дес тичного 3 и двоичного вычитающего счетчиков импульсов, при этом происходит синхронный запуск указанных счетчиков по сигналу Конец преобразовани , причем дес тичный счетчик 3 импульсов работает на суммирование, а двоичный вычитающий счетчик 4 импульсов - на вычитание тактовых импульсов. При по влении нул на выходе двоичного вычитающего счетчика импульсов ., с выхода дешифратора 12 поступит запрещающий сигнал до прихода следующего сигнала Конец преобразовани по шине 10. На этом заканчиваетс процесс обработки результата измерени и в дес тичном счетчике 3 импульсов запишетс число, эквивалентное двоичному коду с выхода повер емого АЦП 1, а на индикаторах блока 13 индикации отображаетс результат измерени в единицах измер емого параметра, т.е. в вольтах. Ввиду TOl-o, что таршие разр ды преобразуютс параллельно на дешифраторе б и не пересчитываютс дес тичным счетчиком 3 импульсов быстродействие поверки значительно повышаетс . Формула изобретени Цифровой линеаризатор сигналов, содержащий аналого-цифровой преобразователь , первый выход которого соединен с первыми входами дес тичного счетчика импульсов, второй выход - с первым входом блока синхронизации ,, выход которого соединен с вторым входом дес тичного счетчика импульсов, выход которого соединен с входом блока индикации, отличающийс тем, что, сThe invention relates to a measuring technique and is intended to measure the metrological characteristics (verification) of analog-to-digital converters (ADC). A digital SI linearizer is known that contains a clock pulse generator, a valve device, the first input of which is enabling and connected to the output of a clock generator, and a pulse sequence, a frequency divider at the input of the valve device connected to the output, and a pulse counter and a decoder output connected to the input of the device of the visual image intended for reading the measurement result I. The disadvantage of this digital linearizer is It is low reliability and low speed. The purpose of the invention is to increase reliability and speed. This goal is achieved in that a digital signal linearizer containing an analog-digital converter, the first output of which is connected to the first inputs of a decimal pulse counter, the second output to the first input of a synchronization unit, the output of which is connected to the second input of a decimal pulse counter, the output of which connected to the input of the display unit; the first and second groups of NAND elements, the non-OR group of elements, the high-order decoder, the zero decoder and the binary imp count counter are additionally introduced lsov, the first input of which is connected to the second output of the analog-converter and the first inputs of the first and second groups of electron ENTOV, the second input - to the output synchronization unit, and the third input - to a third analog-output transducer, the second inputs of the second group of AND-NO; 39 and the input of the high-order decoder, the outputs of which are connected to the inputs of a group of NOT-OR elements, whose outputs through the first group of elements AND-NOT are connected to the third inputs of the decimal pulse counter, the fourth inputs of which are connected to the outputs of the second group of elements AND-NOT, the output of the binary subtractive pulse counter is connected to the input of the decoder zero, the output of which is connected to the second input of the synchronization unit. The drawing shows a block diagram of a digital signal linearizer, the Digital signal linearizer contains a scanned analog-to-digital converter (ADC) 1, a general reset bus 2, a decimal counter 3 pulses, a binary subtractive counter t pulses, a data bus, a decoder b high-order bits , a group of elements AND-NOT 9, a gating bus 10, a synchronization unit 11, a decoder 12 zero, an indication unit 13. The device operates as follows. The pre-calibrated A / D converter is calibrated so that the weight of the low-order unit becomes a multiple of 10 at the maximum input voltage. After this, the weight of the low-order unit is represented by two additional bits in several levels. Upon initial activation and impulse discharging. The resettable ADC t, the decimal counter of 3 pulses and the binary subtractive counter of pulses are reset. Signals of the code of the converted number, coming over the strobe information bus 5, by the signal End of conversion (strobe-pulse), arriving through the gate 10 bus, while the signals through the elements 8 of the first IS-NOT group arrive at the set in the unit triggers of the tenth counter 3 pulses, while in the decimal counter of 3 pulses a number equal to the sum of the weights of the higher decrypted bits is recorded. The value of this number is determined by the high-order decoder, from the output of which, depending on the combination of the high-order code of the converted number, through the corresponding elements 34 NON-OR 7 signals are sent to the first inputs of the first group of NAND elements 8. At the same time, the code of the first two younger ones The bits of the number to be converted are fed to the first inputs of the second group of elements AND-HE 9, and the remaining bits are fed to the second input of the binary subtractive counter of k pulses. With entering the code into the binary subtractive counter of k pulses and with the arrival of the trailing edge of the signal. The end of the transformation, the decimal counter of 3 pulses works for summation, and the binary subtractive counter of 4 pulses - for the subtraction of clock pulses. When the zero appears at the output of the binary subtractive pulse counter., The output of the decoder 12 will receive a inhibitory signal before the next signal arrives. Conversion end via bus 10. This completes the processing of the measurement result and in the decimal counter of 3 pulses will write the number equivalent to the binary code output of the verified ADC 1, and on the indicators of the display unit 13 the measurement result is displayed in units of the parameter being measured, i.e. in volts. In view of the TOl-o, that the leading bits are converted in parallel on the decoder B and are not recalculated by a decimal counter of 3 pulses, the calibration speed increases significantly. Claims of the invention A digital signal linearizer containing an analog-digital converter, the first output of which is connected to the first inputs of a decimal pulse counter, the second output to the first input of a synchronization unit, the output of which is connected to the second input of a decimal pulse counter, the output of which is connected to the input display unit, characterized in that, with