SU930385A1

SU930385A1 - Устройство дл выборки элементов пам ти в накопителе

Info

Publication number: SU930385A1
Application number: SU802982607A
Authority: SU
Inventors: Николай Алексеевич Подопригора; Эдуард Петрович Калошкин; Тариэль Яры-Оглы Мамедов; Юрий Иванович Савотин; Анатолий Иванович Сухопаров
Original assignee: Московский институт электронной техники; Предприятие П/Я Р-6007
Priority date: 1980-09-16
Filing date: 1980-09-16
Publication date: 1982-05-23

Description

(5) УСТРОЙСТВО дл ВЫБОРКИ ЭЛЕМЕНТОВ ПАНЯТИ В НАКОПИТЕЛЕ

I

Изобретение относитс к вычислительной технике и может быть использовано в. запоминакмчих устройствах.

Известны устройства дл управлени элементами пам ти динамического типа на бипол рных транзисторах которые соде ржа т п-р-п тоанзистрры и построены по.ключевой схеме tl и Г23.

Известные устройства имеют малую надежность.

Наиболее близким по технической сущности вл етс устройство, которое содермит один двухэмиттерный и два одноэмиттерных транзистора ГЗ.

Это устройство имеет низкую надежность , обусловленную тем, что в про.цессе формировани сигнала выборки при считывании шина управлени переключает большой ток, а амплитуда сигнала по шине выборки элементов пам ти при считывании невелика.

Цель изобретени - повышение надежности устройства дл выборки элементов пам ти в накопителе..

Поставленна цель достигаетс тем, что в устройство дл выборки элементов пам ти в накопителе, содержащее двухэмиттёрный п-р-п транзистор, база которого соединена с адресной ши . ной, первый эмиттер - с шиной выборки элементов пам ти при записи, а второй эмиттер - с шиной выборки элементов пам ти при считывании, .

10 п-р-п транзистор, коллектор которого соединен с вторым эмиттером двухэмиттерного п-р-п транзистора и через нагрузочный резистор с первой шиной питани , шину управлени и вторую

15 шину питани , введен р-п-р транзистор , база которого пбдклочена к шине .управлени , коллектор - к базе п-р-п транзистора, э эмиттер - к адресной шине, причем коллектор двухэмиттёр20 ного п-р-п транзистора подключен к первой шине питани , а эмиттер п-р-п транзистора - к второй шине питани .

На фиг. 1 изображена электрическал схема устройства дл выборки злеентов пам ти в накопителе; на фиг.2иаграмма работы устройства.

Устройство содержит первую шину 1 итани , шину 2 управлени двухэмиттерный п-р-п транзистор 3 с двум эмиттерами 4 и 5 адресную шину 6, ину 7 выборки элементов пам ти при записи, п-р-п транзистор 8, нагрузочный резистор 9. транзистор 10, шину 11 выборки элементов ам ти при считывании, вторую шину 12 питани , источник 13 питани .

Уст{)ойство работает следующим образом .

В режиме поко ток .рв шине б

и напр жение на шине L равны нулю. Напр жение на шине 11 (Ц) равно напр жению шины 1 (UT), а напр жение на шине 7 нулю, так как транзистор 3 закрыт. Поступление в шину

6 адресного тока приводит к включению транзисторов 10 и 8. Потенциал шины -11 понижаетс до величины, равной остаточному напр : ению между коллектором и эмиттером насыщенного транзистора В, и происходит считывание информации из элементов пам ти. Затем повышаетс потенциал шины 2, что вызывает отпирание транзистора 3 увеличение напр учени на шингус 11 и 7 и проведение.записи в элементы пам ти. Формирование временной диаграммы управлени элементами пам ти завершаетс выключением тока в шине

6 и понижением напр )хени на шине 2 (Ufj). Потенциал шины 7 (U-) падает

до нул , а потенциал шины 11 остаетс равным напр жению шины 1.

Предлагаемое устройство позвол ет уменьшить по сравнению с известным ток нагрузки по шине управлени .

уменьшить значение напр жени логического нул , т.е. увеличить амплитуду сигнала, по шине выборки элементов пам ти при считывании, что повышает надежность устройства.

Claims

1.Патент США № 382703, кл. З 0-173, опублик. 197.

2.Патент франции № 2176709, кл. G 11 С 7/00, опублик. 1973.

3. ISS СС Digest of Technical Papers, 1978, pp. (прототип).

и,

5

9