SU926652A1

SU926652A1 - Squarer

Info

Publication number: SU926652A1
Application number: SU802962808A
Authority: SU
Inventors: Олег Ростиславович Савин; Александр Александрович Сорокин; Михаил Петрович Лупейко; Анатолий Михайлович Жила; Светлана Михайловна Барсукова
Original assignee: Ордена Трудового Красного Знамени Предприятие П/Я В-2613
Priority date: 1980-07-11
Filing date: 1980-07-11
Publication date: 1982-05-07

Description

Устройство относитс к вычисли тельной технике и может быть использовано в устройствах ввода и вывода информации ЦВМ, в системах программного управлени и автоматического . регулировани .The device relates to computing technology and can be used in input and output devices of digital computers, in software control systems and automatically. regulation.

Известны устройства дл пересчета и возведени в квадрат импульсных сигналов, содержащие п-разр дный счетчик импульсов, 2п-разр дкый сумматор , логические элементы И, ИЛИ, НЕ 1 и 2.Devices for recalculating and squaring pulse signals are known, comprising a n-bit pulse counter, a 2n-bit adder, AND, OR, NOT 1 and 2 logic elements.

Эти устройства обладают ограниченными функциональными возможност ми , так как не позвол ют реверсивно измен ть значение функции на выходе устройства, что особенно важно дл систем автоматического управлени и регулировани ..These devices have limited functionality, since they do not allow the function value to be reversed at the output of the device, which is especially important for automatic control and regulation systems.

Наиболее близким по технической сущности к предлагаемому вл етс реверсивный квадратор, позвап юй 1й реверсивно измен ть значение функции на выходе устройства, содержащий п-разр дный реверсивный счетчик, суммирующий 2п.-разр дный блок, состо щий из (п+1)-разр дного параллельного -сумматора и (п-1)-разр дного реверсивного счетчика, блока управлени , состо щего из триггера.The closest in technical essence to the present invention is a reverse quad, letting the first reverse change the value of the function at the output of the device, containing a n-bit reversible counter, summarizing the 2 p.-Bit block consisting of (n + 1) a parallel parallel accumulator; and (p-1) -discharge reversible counter, a control unit consisting of a trigger.

пр мой и инверсный выходы которого соединены с первыми входами соответственно первого и второго злементов И, выходы которых подключены к входу сложени и вычитани (п-1)разр дного реверсивного счетчика соответственно, шести элементов И, двух злементов ИДИ, элемента задержки , вход которого соединен с выхоto дом первого элемента ИЛИ и п блоков формировани суъйма и переноса 3.the direct and inverse outputs of which are connected to the first inputs of the first and second elements I, respectively, the outputs of which are connected to the addition and subtraction input (n-1) of the discharge reversible counter, respectively, six elements AND, two IDN elements, a delay element whose input is connected from the exit of the house of the first element OR and n blocks of formation and transfer 3.

Недостатком известного реверсивного квадратора вл етс сложное построение цепей cxei фо5 шровани The disadvantage of the known reverse quad is the complex construction of cxei pho 5 shiro chains

15 суммы и переноса, что снижает его надежность.15 amount and transfer, which reduces its reliability.

I Цель изобретени - упрощение схема реверсивного квадратора и- повышение его надежности.I The purpose of the invention is to simplify the reverse quad circuit and increase its reliability.

2020

Указанна цель достигаетс тем, что квадратор, содержа1дайп-разр дЯЫй реверсивный счетчик, суммирую , щкй 2п-разр дный блок, состо щий из (п +1)-разр дного параллельного сумматора и (п-1)-разр дного реверсивного счетчика, блок управлени , состо щий из триггера,пр мой и инверсный выходы которого соединены с первыми входами соответственно первого This goal is achieved by the fact that the quadrant, containing a type-discharge reversible counter, summarizes a 2n-block block consisting of a (n + 1) -discharge parallel adder and (n-1) -discharge reversible counter, a block control consisting of a trigger, the direct and inverse outputs of which are connected to the first inputs, respectively, of the first

30 и второго злементов И, выходы которых подключены к входам сложени и вычитани (п-1)-разр дного реверсивного счетчика соответственно, шести элементов И, двух элементов ИЛИ, элемента задержки, вход которого соединен с выходом первого элемента ИЛИ и п блоков формировани суммы и переноса, блок управлени содержит второй триггер, второй элемент задержки, группу элементов И, причем вход сложени квадратора соединен с единичным установочным входом первого триггера и первыми входами первого и второго элементов ИЛИ блока управлени , а вход вычитани квадратора соединен с нулевьпи установочным входом первого триггер и вторыми входами первого и второго элементов ИЛИ, выход второго элемента ИЛИ соединен с единичным установочным входом триггера, единичный выход которого соединен с первым входом третьего элемента И блока управлени и с первыми входам элементов И группы, выход третьего элемента И блока управлени соединен с суммирующим входом п-разр дного реверсивного счетчика, выход первого элемента задержки соединен с входом второго элемента задержки, со счетным входом (л+1)-разр дного параллельного сумматора и с вторыми входами первого и второго элементов И блока управлени , выход второго элемента задержки соединен с первым входом четвертого элемента И и со вторым входом третьего элемента И блока управлени ,третий вход которого соединен с единичным выходом первого триггера, второй вход четвертого элемента И соединен с нулевым выходом первого триггера, а выход четвертого элемента И соединен с нулевым установочным входом второго триггера, со счетным входом первого триггера, с третьим входом первого элемента ИЛИ и с вычитающим входом п -разр дного реверсивного счетчика, разр дные выходы которого подключены ко вторым входам элементов И группы, единичный выход первого триггера соединен с первым входо п того элемента И блока управлени , информационным входом первого разр да (п+1)-разр дного сумматора, пр мой выход которого соединен со вторым входом п того элемента И блока управлени , первый и второй информационные входы i-го разр да (п +1)-разр дного параллельного сумматора подключены к первому и второму выходам i-ro блока формировани суммы и переноса соответственно, а пр мой и инверсный выходы i-ro разр да (п+1)-разр дного параллельного сумматора подключены к первому и второму входам блока формировани суммы и переноса, третий и четверты30 and the second elements AND, the outputs of which are connected to the inputs of addition and subtraction (p-1) -discharge reversible counter, respectively, six elements AND, two elements OR, a delay element whose input is connected to the output of the first element OR and n blocks of formation of the sum and transfer, the control unit contains the second trigger, the second delay element, the group of elements AND, the quad addition input being connected to the single installation input of the first trigger and the first inputs of the first and second control elements OR, and the input reading the quad is connected to the null setup input of the first trigger and the second inputs of the first and second OR elements, the output of the second OR element is connected to the single installation trigger input, the unit output of which is connected to the first input of the third And control unit and the first inputs of the And group elements, output The third element And the control unit is connected to the summing input of an n-bit reversible counter, the output of the first delay element is connected to the input of the second delay element, with a counting input (l + 1 ) -discharge parallel accumulator and with the second inputs of the first and second elements AND of the control unit, the output of the second delay element is connected to the first input of the fourth element And and the second input of the third element And the control unit, the third input of which is connected to the unit output of the first trigger, the second the input of the fourth element And is connected to the zero output of the first trigger, and the output of the fourth element And is connected to the zero installation input of the second trigger, with the counting input of the first trigger, with the third input of the first ele the OR input and with the subtracting input of the n-bit reversible counter, the bit outputs of which are connected to the second inputs of the AND elements of the group, the single output of the first trigger is connected to the first input of the fifth element AND of the control unit, the information input of the first bit (n + 1) -discharge adder, the direct output of which is connected to the second input of the fifth element AND control unit, the first and second information inputs of the i-th bit (n + 1) -discharge parallel adder are connected to the first and second outputs of the i-ro block sous formation we and transfer, respectively, and the forward and inverse outputs i-ro bit (n + 1) -bit parallel adder connected to first and second inputs of the amount forming unit and transfer, third and fourth

входы которого соединены с пр мым и инверсным выходами соответственно первого триггера блока управлени , выход i-го элемента И группы подключен к п тому входу блока формировани суммы и переноса, шестой вход которого, кроме первого блока, подключен к третьему выходу (i-l)-ro, кроме VI-го, блока формировани суммы и переноса, выход п того элементаthe inputs of which are connected to the direct and inverse outputs, respectively, of the first trigger of the control unit, the output of the i-th element AND group is connected to the fifth input of the sum-shaping and transfer unit, the sixth input of which, except the first block, is connected to the third output (il) -ro , except for VI, the sum forming and transfer unit, the output of the fifth element

0 И блока управлени соединен с шестым входом первого блока формировани суммы и переноса, третьи входы первого и второго элементов И блока управлени подключены к третьему выходу0 And the control unit is connected to the sixth input of the first summation and transfer unit, the third inputs of the first and second elements And the control unit are connected to the third output

5 п-го блока формировани суммы и переноса .5 of the nth block of summation and transfer.

Кроме того, блок формировани v суммы и переноса содержит четыре элемента И-НЕ и элемент ИЛИ, причемIn addition, the summation and transfer unit v contains four AND-NOT elements and an OR element, and

0 первые входы элемента ИЛИ и первого элемента И-НЕ соединены с выходом i-ro элемента И группы, подключенного к п тому входу блока, а их выходы соединены соответственно с первыми0 the first inputs of the element OR and the first element of the NAND are connected to the output of the i-ro element AND of the group connected to the fifth input of the block, and their outputs are connected respectively to the first

5 входами второго и третьего элементов И-НЕ и вл ютс первым и вторым выходами блока соответственно, второй и. третий входы третьего элемента И-НЕ соединены с выходами соответственно второго и четвертого элементов И-НЕ, выход третьего элемента И-НЕ вл етс третьим выходом блока, второй и третий входы второго - элемента И-НЕ вл ютс соответственно эторым и четвертым входами блока,The 5 inputs of the second and third NAND elements and are the first and second outputs of the block, respectively, the second and. the third inputs of the third AND-NOT element are connected to the outputs of the second and fourth AND-NOT elements, respectively; the output of the third AND-NOT element is the third output of the block, the second and third inputs of the second - AND-NOT element are respectively the fourth and fourth block inputs,

5 первый вход четвертого элемента И-НЕ подключен к выходу элемента ИЛИ, второй и третий входы четвертого элемента И-Ц-Е вл ютс соответственно первым и третьим входами блока,5, the first input of the fourth AND-NO element is connected to the output of the OR element, the second and third inputs of the fourth I-C-E element are respectively the first and third inputs of the block,

0 вторые входы элемента ИЛИ и первого . элемента И-НЕ блока вл ютс шестым входом блока, выход третьего элемента И-НЕ п-го блока вл етс третьим выходом п-го блока.0 second inputs of the element OR and the first. The AND-NOT unit is the sixth input of the unit, the output of the third AND-NOT element of the nth block is the third output of the nth block.

5 На чертеже приведена функциональна схема устройства.5 The drawing shows the functional diagram of the device.

Схема содержит п-разр дный реверсивный счетчик 1, суммирующий п-разр дный блок 2, состо щий из (п+1)Q разр дного параллельного сумматора 3 и (ti-l)-разр дного реверсивного счетчика 4, триггеры 5 .и 6, элементы ИЛИ 7 и 8, элементы 9 и Ю задержки , элементы И .11-16, блок 1The circuit contains a n-bit reversible counter 1, a summing p-bit unit 2, consisting of (n + 1) Q bit parallel parallel adder 3 and (ti-l) -disable reversible counter 4, triggers 5. And 6 , elements OR 7 and 8, elements 9 and Yu of delay, elements AND. 11-16, block 1

С формировани суммы и переноса, элемент ИЛИ 18, элементы И-НЕ 19-22.From summation and transfer, item OR 18, AND-NOT elements 19-22.

Предлагаемое устройство работает следующим образом.The proposed device works as follows.

При поступлении импульса логическа единица по входу сложени When a pulse is received, the logical unit at the input of

триггер 5 устанавливаетс в состо ние , пр« котором на его единичном выходе формируетс потенциал логической , подача которого в блоки 17 на первые входы элементов the trigger 5 is set to the state where the potential of the logic is formed at its single output, the supply of which to the blocks 17 to the first inputs of the elements

5 И-НЕ 20 дает разрешение на операцию Сложение. Одновременно поступление логической на первый вход элемента И 15 и на управл ющий вход триггера младшего разр да сумматора 3 дает разрешение на добавление единицы к числу, записанному в блоке 2.5 AND-NO 20 gives permission for the operation Addition. At the same time, the arrival of the logical element 15 of the element I 15 and the control input of the trigger of the lower bit of the adder 3 gives permission to add one to the number recorded in block 2.

При этом, если триггер младшего разр да сумматора 3 находитс в единичном состо нии, то на выходе элемента И 15 формируетс логическа In this case, if the low-order trigger of the adder 3 is in a single state, then at the output of the element 15 a logical

переноса, котора поступает в блок 17 формировани суммы и переноса, соединенный с младшим разр дом реверсивного счетчика 1 и вторым разр дом сумматора 3. Одновременно импульс, поступивший по шине сложени , пройд через элементы . ИЛИ 7 и ИЛИ 8, соответственно уста .навливает триггер б в единичное состо ние и поступает на вход элемента 9.задержки. С единичного выхода триггера 6 потенциал логической поступает на первые входы всех п элементов И 16, при этом происходит подключение всех триггеров реверсивного счетчика 1 к блокам 17 формировани суммы и переноса. С выхода элемента 9 заде1 кки импульс логической 1 поступает на вход элемента 10 задержки и на счетные входаа всех триггеров сумматора 3, в которсм происходит переключение триггеров, у которых- на обоих управл ющих входах присутствуют потенциалы логической . Одновременно импульс логической ч с выходаэлемента 9 задержки поступает на второй вход элемента И 14, на первом входе которого присутствует потенциал логической , поступающий с единичного выхода триггера 5. При этом, если На третий вход элемента И 14 подан с выхода элемента И-НЕ 22 старшего разр да блока 17 потенциал логическойtransfer, which enters the summation and transfer unit 17, which is connected to the low-order bit of the reversible counter 1 and the second bit of the adder 3. At the same time, the impulse received through the addition bus passed through the elements. OR 7 and OR 8, respectively, sets trigger b into one state and enters the input of the 9. delay element. From the single output of the trigger 6, the potential of the logic arrives at the first inputs of all n elements AND 16, and all the triggers of the reversible counter 1 are connected to the summation and transfer blocks 17. From the output of element 9 of the test, a pulse of logical 1 arrives at the input of element 10 of the delay and to the counting inputs of all the triggers of the adder 3, to which the switching of the flip-flops takes place, with the logical potentials present on both control inputs. At the same time, the pulse h from the output of the delay element 9 arrives at the second input of the element 14, at the first input of which there is a logic potential coming from the single output of the trigger 5. At the same time, if the third input of the element 14 is fed from the output of the element 21 22 bit block 17 potential logic

то на выходе элементаthen the output element

И 14 формируетс импульс логичесиой переноса, который поступает на суммирующий вход реверсивного счетчика 4. Этой операцией заканчиваетс сложение удвоенного числа, записанного в счетчике 1, с содержимым суммирующего 2п-разр дного бло ка 2 плюс единица. С выхода элемента 10 задержки импульс логической i через элемент И 12, на другие входы которого поданы потенциалы логической , поступает на суммирующий вход реверсивного счетчика 1 и добавл ет единицу к записанному ранее числу. Одновременно с вЕлхода элемента 10 задержки импульс поступает на вход элемента И 11, но не проходит через него, так как на второй вход элемента И 11 поступает с нулевого выхода триггера 5 потенциал логического нул . На этом цикл реализации математической зависимостиAnd, a logical transfer impulse is generated, which is fed to the summing input of the reversible counter 4. This operation ends the addition of the double number recorded in counter 1 with the contents of the sum 2p-bit 2 plus one. From the output of the delay element 10, a pulse of logical i through the element 12, to the other inputs of which the potential of the logic is applied, arrives at the summing input of the reversible counter 1 and adds one to the previously recorded number. Simultaneously with the delay of the delay element 10, the pulse arrives at the input of the element 11 and does not pass through it, since the potential input of the logical zero arrives at the second input of the element 11 11 from the zero output of the trigger 5. On this the cycle of implementation of mathematical dependence

г g

(а+1)(a + 1)

а + 2й + 1 заканчиваетс .a + 2nd + 1 ends.

При поступлении импульса логической ч по входу вычитании триггер 5 устанавливаетс в положение О , при котором на его единичном выходе формируетс потенциалWhen a pulse of logic h arrives at the input of the subtraction, trigger 5 is set to position O, at which a potential is formed at its single output

логического О , logical oh

а на нулевом вы , подача коходе - логическойand on zero you, feed the walker - logical

торого на первые входы всех элементов И-НЕ 21 блоков 17 дает разрешение на операцию Вычитание. Одновременно импульс, поступающий по шине вычитани , пройд через элементы ИЛИ 7 и ИЛИ 8, соответственно устанавливает триггер 6 в состо ние 1 и поступает на вход элемента 9 задержки. С единичного выхода триггера 6 потенциал логическойSecondly, the first inputs of all the elements AND-NOT 21 of blocks 17 give permission for the operation Subtraction. At the same time, the pulse arriving through the subtraction bus, passing through the elements OR 7 and OR 8, respectively, sets the trigger 6 to state 1 and enters the input of the delay element 9. With a single trigger output 6 logic potential

Ч H

поступает на первые входы всехenters the first entrances of all

элементов И 16 и все триггеры счетчика 1 подключаютс к элементу 20. С выхода элемента 9 задержки импульсelements And 16 and all the triggers of the counter 1 are connected to the element 20. From the output of the element 9 delay pulse

логическойlogical

поступает на входarrives at the entrance

элемента 10 задержки и на счетные входы всех триггеров сумматора 3, в котором происходит переключение триггеров, у которых на обоих управл ющих входах присутствуют потенциалы логической . Однрвременно импульс логической i с выхода элемента 9 задержки поступает на второй вход элемента И 13, на первом входе которого присутствует потенциал логической , поступающий с нулевого выхода триггера 5. При этом, если на 3-ий вход элемента И 13 подан с выхода элемента И-НЕ 22 старшего разр да блока 17 потенцией логической , то на выходе элемента И 13 формируетс the delay element 10 and the counting inputs of all the triggers of the adder 3, in which the switching of the triggers takes place, which have logical potentials on both control inputs. At the same time, a pulse of logical i from the output of delay element 9 arrives at the second input of element I 13, at the first input of which there is a logic potential coming from the zero output of trigger 5. At the same time, if the third input of element I 13 is fed from the output of element I- If the 22 most senior bit of the block 17 is a logical potency, then the output of the element And 13 forms

импульс логическойlogical impulse

переноса,transfer,

который поступает.на вычитающий вход реверсивного счетчика 4 и вычитает из него единицу. Этой операцией заканчиваетс вычитание удвоенного which enters the subtractive input of the reversible counter 4 and subtracts one from it. This operation ends the subtraction of double

5 числа, записанного в счетчике Ij из числа, записанного в блоке 2, С выхода элемента 10 задержки импульс логической Ч проходит через элемент И 11, на второй вход которо0 го подан с нулевого выхода триггера 5 потенциал логической ч и поступает непосредственно на счетный вход триггера 5, вычитающий вход реверсивного счетчика 1, установоч5 ный вход триггера 6 и через элемент ИЛИ 8 На вход элемента 9 задержки. Через элемент И 12 импульс не проходит , так как на один из его входов подан потенциал логического О , поступающий с единичного выхода 5 of the number recorded in the counter Ij from the number recorded in block 2, From the output of the delay element 10, a logical pulse passes through the element 11, the second input of which is fed from the zero output of the trigger 5 and the potential of the logic h is fed directly to the counting input of the trigger 5, subtracting the input of the reversible counter 1, the adjusting input of the trigger 6 and through the element OR 8 To the input of the element 9 delay. Through the element And 12 pulse does not pass, because the potential of logical O, coming from a single output, is fed to one of its inputs

0 триггера 5. При этом установка триггера 6 в нулевое состо ние, при котором на первые входы всех элементов И 16.поступает потенциал логического 0, обеспечивает отключение всех0 flip-flop 5. At the same time, setting flip-flop 6 to the zero state, in which the potential of logical 0 arrives at the first inputs of all the elements of AND 16. It ensures that all

Claims

The 5 bits of counter i from blocks 17. The arrival of a pulse at the subtracting input of the reversible counter 1 reduces the number recorded earlier by one. On the trailing edge of the pulse arriving at the counting input of trigger 5, the long trigger is set to one state and from its single output to the first inputs of all AND-HES 20 elements the potential of the logic, i.e. The permit for the operation Expansion is formed, at the same time the potential of the logic arrives at the control input of the low-order trigger of the adder 3 and at the first input of the And 15 element, which gives permission to add a unit in block 2. of all the triggers, the summator 3, and the adder switch those triggers that have logic potentials on the control inputs. As a result, one is added to the number written in block 2. At this the cycle of realization of the mathematical dependence (-1) a - 2 + + 1 ends. To clarify the operation of the summation and transfer scheme, consider the operation of intermediate i-mountain of block 2 connected to the (1 + 1) -th digit of the adder 3 and i-th bit of the reversing counter 1, with various combinations of the components and the presence transfer units from the previous (il) -ro bit. Consider the operation Addition When adding the first input element of the AND-NOT 20, the resolving potential of the logic is applied, and the input of the AND-NOT element of 21 is the inhibiting logical O, Option 1. The trigger (i + l) -ro of the discharge of the adder 3 is in the unit state and / or trigger of the i-th bit of the reversible counter 1 is in a single state, but there is no transfer unit from the (il) -ro bit, or the transfer unit is received, but the trigger of the i-th row of the counter 1 is in the zero state. Then one of the inputs of the element OR 18 receives the potential of the logical, and one of the inputs of the element NAND 19 - the potential of the logical. At the same time, the potentials of logical 1 are formed on you. The turns of the elements OR 18 and AND-NOT 19, which are fed to the control inputs of the trigger (i + l) -ro of the discharge of the adder 3. At the same time, the potential of the logic arrives at the second input of the element AND- NO 20, to the third input of which the potential of logical 1 is also supplied, coming from the single output of the trigger (i + l) -ro of the discharge of the adder 3. As a result of the coincidence of the three signals of the logical h, the potential of the logical Oh, which goes to the input element AND NONE 22 and you During the course of time, the potential of logical transfer is formed. When a pulse arrives at the counting input of the trigger (i + l) -ro of the discharge of the adder 3, it switches to the zero state. Option 2. The trigger of the ith bit of the reversible counter 1 is in the one state and the transfer unit is received from the (i-l) -ro bit. Then the presence of two logical potentials at the input of the element AND-HE 19 provides at its output the potential of logical O, which is fed to the control input of the trigger (i + l) -ro of the discharge of the adder 3 and to the input of the element AND-HE 22, the output of which irrespective of the state of the trigger (i + i) -ro bit of the adder 3, a logical transfer is generated. When a pulse arrives at the counting input of the trigger (1 + 1) -th bit of adder 3, the latter does not respond, since the inhibitory potential of the logic O is applied to its control input. Option 3. The trigger of the ith bit of the reversible counter 1 is in the zero state and there is no transfer unit from (i-l) -ro times. Then, at the output of the element OR 18, the potential of the logical O is formed, which is fed to the control input of the trigger (i + l) -ro of the discharge of the adder 3 and to the input of the AND-NO element 20, at the output of which the potential of the logical 1 is formed. At the output of the elements AND-NOT 19 and AND-NOT 21, in connection with the presence at their inputs of the potentials logical O, potentials are also formed. As a result of the logical coincidence at the input of the element IS-NOT 22 of the three potentials logical At its output, the potential logical About informing about the absence of a transfer unit. When the impulse arrives at the counting input of the trigger (i + i) -ro bit of the adder 3, the trigger, regardless of its state, does not react due to the presence of a logical potential on the control input. Consider the operation Subtraction, When subtracting the first input of the element and -NON 20 served the inhibitory potential of logical O, the input element AND-NOT 21 is resolving logical. Option i. The trigger (i + l) of the discharge of the adder 3 is in the unified state and / or the trigger of the i –th bit of the reversible counter 1 is in the single state, but there is no transfer unit from the (il) -ro discharge (during the operation reading a carry unit is a unit of subtraction from an older accumulator bit), or a carry unit is received, but the trigger of the nth bit of counter 1 is at the zero iaoM state. Then one of the inputs of the element OR 18 receives the potential of a logical one of the inputs of the element AND-NOT 19 - the potential of logical O. At the same time, at the outputs of the element OR 18 and AND-19, potentials of the logical one are formed, which arrive at the control inputs of the trigger ( i + l) -ro bit of the adder 3. At the same time the potential of the logical i arrives at the first input of the element AND-NOT 22. .. Since the inputs of the elements AND-NOT and-AND 21 do not receive the potentials of the logical 0. then their outputs the potentials of logical 1 are formed, which are fed to the other inputs of the AND-NOT element 22. In re As a result of the coincidence of the three potentials on the input of the element IGNEH 22, a potential O is generated at its output, informing about the absence of a transfer unit. When a pulse arrives at the counting input of the trigger (i +1) -th bit of the adder 3, the trigger switches to the zero state. Option 2. The trigger of the lth discharge of the reversible counter 1 is in the single state and the transfer unit from the (4-1) th digit is received. Then the presence of two potentials of the logical i at the input of the element AND-NOT 19 leads to the formation at its output of a potential that the logic ambassador stumbles on the control input of the trigger (i + l) -ro of the discharge of the adder 3 and on the input of the element IS-NOT 22, on the output of which, regardless of the state of the trigger (i + l) -ro bit of the adder. 3, forms the potential of the logical transfer. When a pulse arrives at the counting trigger input (i + l) -ro of the discharge of the adder 3, the trigger does not respond and retains its initial state. Option 3. The trigger (i + 1) of the discharge of the adder 3 is in the zero state and / or the trigger of the ith bit of the counter 1 is in the one state, but there is no transfer unit, or the transfer unit is received from (il) -ro bit, but the trigger of the i-ro bit of counter 1 is in the zero state. Then one of the inputs of the element OR 18 receives the potential of the logic, one of the inputs of the element AND-NOT 19 - the potential of the logic. At the outputs of the elements OR 18 and AND-NOT 19, the potentials of the logical are formed, which arrive at the control inputs of the trigger (i + l ) -ro bit of the adder 3. At the same time, the potential of the logic arrives at the second input of the AND-NE element 21, the third input of which also supplies the potential of the logical input from the zero output of the trigger (i + l) -ro of the discharge of the adder 3. As a result, three logical signals at the input ele cient AND-NO element 21 is formed on EPO output logic potential G, which is input to AND-NO element 22, and the output of AND-NO element 22 is formed logical potential W transfer. When a pulse arrives at the counting trigger input (i + l) -ro of the discharge of the adder 3, it is switched to a single state. Based on the above, it follows that the introduction of a Trigger control unit with a counting input and a delay line, and in each block forming the sum and transfer of four AND-NOT elements with the above-described connections, will significantly simplify the reversing quad circuit and thereby increase its strength . Claim 1. Quadrator containing n-bit reversible counter, summing 2p-bit block, consisting of (n + 1) -digit parallel accumulator and (n-1) -discharge reversible counter, control unit, state The trigger of the trigger, the direct and inverse outputs of which are connected to the first inputs of the first and second AND elements, respectively, the outputs of which are connected to the addition and subtraction inputs (n-1) of the discharge reversing counter, respectively, of six AND elements, two OR elements, and a delay element whose input connect with the output of the first OR element, and n summation and transfer units, characterized in that, for the sake of simplicity, the control unit contains a second trigger, a second delay element, a group of AND elements, and the input of the quad is connected to a single installation input of the first trigger and the first inputs of the first and second OR elements of the control unit, and the subtracted input of the quad is connected to the zero installation input of the first trigger and the second inputs of the first and second OR elements, the output of the second OR element is connected to it inichnym adjusting input of the second trigger unit whose output is connected to a first input of the third AND element a control unit and with the first vhods1mi elements and the group output. The third element And the control unit is connected to the summing input of an n-bit reversible counter, the output of the first delay element is connected to the input of the second element of the delay, with the counting input (l + 1) of the parallel parallel adder and the second inputs of the first and second elements And control unit, the output of the second delay element is connected to the first input of the fourth element and, and to the second input, the third element Go and the control unit, the third input of which is connected to the single output of the first trigger, the second input of the fourth element nta AND is middle with zero output of the first trigger, and the output of the fourth element I is connected with the zero setting input of the second trigger, with the counting input of the first trigger, with the third input of the first OR element and with the subtracting input of the n-bit reversing counter, the output outputs of which are connected to the second inputs of the elements of the AND group, the single output of the first trigger is connected to the first input of the fifth element AND the control unit, the information input of the first digit (n + 1) -discharge adder, the direct output of which is connected, from the second m input of the fifth element And the control unit, the first and second information inputs of the i-th bit of the (n + 1) -bit parallel adder are connected to the first and second outputs of the i -th sum and transfer unit, respectively, and Direct and The inverse outputs of the n-th digit (n + 1) -discharge parallel adder are connected to the first and second inputs of the sum and transfer unit, the third and fourth inputs of which are connected to the direct and inverse outputs of the first trigger of the control unit, the output i-ro element AND group by connected to the fifth input of the summation and transfer unit, the sixth input of which, except the first block, is connected to the third output (il) -ro, except for the fifth, summing and transfer unit, the output of the fifth element And the control unit is connected to the sixth the input of the first sum and transfer unit; the third inputs of the first and second elements AND of the control unit are connected to the third output of the nth sum and transfer unit. 2. The quadrator according to claim 1, in which the sum and transfer unit contains four AND-NOT elements and an OR element, with the first inputs of the OR element and the first AND-NOT element connected to the output of the i-th AND group element connected to the fifth input of the block, and their outputs are connected respectively to the first inputs of the second and third elements NAND and are the first and second outputs of the block, respectively, the second and third inputs of the third element. AND NOT connected to the outputs of the second and fourth respectively elements and NOT, the output of the third ele The AND-NO cop is the third output of the block, the second and third inputs of the second AND-N element are respectively the second and fourth inputs of the block, the first input of the fourth element. E is connected to the output of the OR element, the second and third inputs of the fourth element AND-NOT The first and third inputs of the block respectively, the second inputs of the OR element and the first element of the NAND block are the sixth block input, the output of the third NAND block of the nth block is the third output of the nth block. Sources of information taken into account during the examination 1. USSR author's certificate No. 555399, cl. G 06 F 7/38, 1975.

2. Authors certificate of the USSR 47561.9, cl. G 06 F 7/38, 1973.

3. USSR author's certificate number 674015, cl. G 06 F 7/38, 1.977.