SU913455A1 - Self-checking fixed storage - Google Patents
Self-checking fixed storage Download PDFInfo
- Publication number
- SU913455A1 SU913455A1 SU802952377A SU2952377A SU913455A1 SU 913455 A1 SU913455 A1 SU 913455A1 SU 802952377 A SU802952377 A SU 802952377A SU 2952377 A SU2952377 A SU 2952377A SU 913455 A1 SU913455 A1 SU 913455A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- modulo
- input
- outputs
- control
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Description
Изобретение относится к запоминающим устройствам.The invention relates to storage devices.
Известно постоянное запоминающее устройство (ПЗУ) с самоконтролем, содержащее накопитель, дешифратор ад' реса, логические элементы И, элементы ИЛИ, сумматоры по модулю два и блок контроля [11.Known permanent storage device (ROM) with self-control, containing the drive, the decoder ad 'res, logical elements AND, the elements OR, the adders modulo two and the control unit [11.
Недостатками этого уетойства являются его сложность и низкая достоверность контроля при увеличении информационной емкости.The disadvantages of this event are its complexity and low reliability of control with increasing information capacity.
Наиболее близким техническим решением к данному изобретению является постоянное запоминающее устройство в самоконтролем, содержащее дешифратор адреса, ш запоминающих блоков, т шифраторов, гп блоков контроля, Ν-разрядный регистр-счетчик числа, т -входовых сумматоров по модулю 2, N элементов И [21.The closest technical solution to this invention is a persistent storage device in self-control, containing an address decoder, w storage blocks, t encoders, hp control units, Ν-bit register-number counter, t-modulo adders, and N elements [21 .
Недостатками этого устройства являются сложность, так как число элементов И и сумматоров по модулю 2,The disadvantages of this device are complexity, since the number of elements And modulators and modulators 2,
22
содержащихся в нем, прямо пропорционально числу информационных разрядов устройства, отсутствие контроля правильности приема адреса, невозможность использовать в качестве накопителя современные интегральные схемы (ИС) ПЗУ, поскольку в нем требуется наличие сигнала не только с выхода накопителя, но и с промежуточных его выходов, а также необходимость в дополнительном оборудовании при увеличении информационной емкости, что препятствует применению этого устройства в качестве унифицированного модуля.contained in it, is directly proportional to the number of information bits of the device, the lack of control over the correctness of the address reception, the inability to use as a drive modern integrated circuits (IC) of the ROM, since it requires a signal not only from the drive output, but also from its intermediate outputs, and also, the need for additional equipment when increasing the information capacity, which prevents the use of this device as a unified module.
Цель изобретения - обеспечение контроля адресных цепей и упрощение устройства, а также достижение возможности применения его в качестве унифицированного модуля.The purpose of the invention is to provide control of address circuits and simplify the device, as well as to achieve the possibility of using it as a unified module.
Поставленная цель достигается тем,This goal is achieved by
что в постоянное запоминающее устройство с самоконтролем, содержащее накопители', основные блоки свертки поthat in a self-monitoring read-only memory, containing the drives', the main convolution blocks are
3 913*3,913 *
модулю два, элементы ИЛИ и элементы ИЛИ-НЕ, причем адресные входы накопителей соединены с выходами соответствующих элементов ИЛИ-НЕ, входы которых являются адресными входами 5 устройства, выходы накопителей соединены с информационными входами соответствующих основных блоков свертки по модулю два, выходы которых подключены к первым входам соответствующих К элементов ИЛИ, второй вход первого элемента ИЛИ соединен со входом разрешения выборки первого накопителя, второй вход второго элемента ИЛИ соединен со входом разрешения выбор-' 15 ки второго накопителя; введены накопитель контрольных данных, дополнительный блок свертки по модулю два, сумматоры по модулю два и элемент И-ИЛИ-НЕ, первый и второй входы кото- 20 рого подключены ко вторым входам соответственно первого и второго элементов ИЛИ, выходы которых соединены соответственно с третьим и четвертым входами элемента И-ИЛИ-НЕ, пятый и 25module two, OR elements and OR-NOT elements, the address inputs of the drives are connected to the outputs of the corresponding elements OR-NOT whose inputs are the device’s address inputs 5, the outputs of the drives are connected to the information inputs of the corresponding basic convolution units two, the outputs of which are connected to the first inputs of the corresponding K elements OR, the second input of the first element OR is connected to the input of the sampling resolution of the first drive, the second input of the second element OR is connected to the resolution input of the 15 ki orogo Drive; the control data accumulator, an additional modular convolution unit, modulo two adders and an AND-OR-NOT element are entered, the first and second inputs of which are connected to the second inputs of the first and second OR elements, respectively, whose outputs are connected to the third and the fourth inputs of the element AND-OR-NOT, the fifth and 25
шестой входы которого подключены соответственно к выходам первого и второго сумматоров по модулю два, первые входы которых соединены соответственно с прямым и с инверсным выхо- 35 дами дополнительного блока свертки по модулю два, второй вход первого сумматора по модулю два подключен к первому входу третьего сумматора по модулю два и входу разрешения выборки первого накопителя, второй вход второго сумматора по модулю два соединен с выходом третьего сумматора по модулю два и входом разрешения выборки второго накопителя, адресные входы дополнительного блока свертки по модулю два подключены соответственно к адресным входам накопителей, а первый управляющий вход соединен с выходом соответствующего элемента ИЛИ-НЕ, вход которого объединен со вторым уп- 45 равняющим входом дополнительного блока свертки по модулю два и является контрольным входом устройства, адресные входы накопителя контрольных дан50the sixth inputs of which are connected respectively to the outputs of the first and second modulo-two adders, the first inputs of which are connected respectively to the direct and inverse outputs of an additional convolution unit modulo two, the second input of the first modulo-two adder is connected to the first input of the third adder along the module two and the enable input of the first drive, the second input of the second modulo two is connected to the output of the third modulo-two adder and the enable input of the second drive, the address inputs are additional ADDITIONAL block convolution modulo two are respectively connected to the address inputs of the drives, and the first control input connected to the output of the corresponding OR-NO element, whose input is combined with the second yn additional input 45 equals the convolution unit modulo two and is a control input of the device, the address inputs control data accumulator50
ных подключены соответственно к адресным входам устройства, вход выборки соединен с шиной нулевого потенциала, а выходы подключены соответственно к первым управляющим входам основных блоков свертки по модулю два и 55 входам соответствующих элементов ИЛИ-НЕ, выходы которых соединены со вторыми управляющими входами основ5 . 4They are connected to the address inputs of the device, the sample input is connected to the zero potential bus, and the outputs are connected respectively to the first control inputs of the basic convolution units modulo two and 55 inputs of the corresponding OR-NOT elements, whose outputs are connected to the second control inputs of the bases5. four
ных блоков свертки по модулю два.modulo two convolution blocks.
На чертеже изображена функциональная схема предложенного устройства.The drawing shows a functional diagram of the proposed device.
Устройство содержит первый 1 и второй 2 накопители, состоящие каждый из 2м слов по N разрядов,· первый 3 и второй 4 основные блоки свертки по модулю два, имеющие каждый по (Ν+1) входу, первый 5 и второй 6 элементы ИЛИ, элемент И-ИЛИ-НЕ 7, первый 8, второй 9 и третий 10 сумматоры по модулю два, дополнительный блок 11 свертки по модулю два, имеющий (М+1) входов, накопитель 12 контрольных данных, состоящий из 2м четырехразрядных слов, и элементы ИЛИ-НЕ 13. Кроме того, обозначены информационные выходы 14 устройства, входы 15 и 16 разрешения выборки соответственно первого и второго накопителей, индикаторный выход 17, адресные входы 18, вход 19 выборки и контрольный вход 20 устройства, адресные входы 21 дополнительного блока свертки по модулю два, вторые входы 22 и 23 соответственно первого и второго сумматоров по модулю два, адресные входы 24, вход 25 выборки и выходы 26 накопителя контрольных данных, первый 27 и второй 28 входы и выход 29 третьего сумматора по модулю два.The device contains the first 1 and second 2 drives, each consisting of 2 m words for N bits, · the first 3 and second 4 main modules of convolution modulo two, each with (Ν + 1) input, the first 5 and second 6 elements OR, the element AND-OR-NOT 7, the first 8, the second 9 and the third 10 modulo-two adders, an additional modular convolution block 11, having (M + 1) inputs, a control data accumulator 12 consisting of 2 m four-digit words, and OR-NOT elements 13. In addition, informational outputs 14 of the device are designated, inputs 15 and 16 of the sampling resolution, respectively, are first second and second accumulators, indicator output 17, address inputs 18, sample input 19 and device control input 20, additional module convolution address inputs 21 modulo two, second inputs 22 and 23, respectively, of the first and second modulo two modulators, address inputs 24, sample input 25 and outputs 26 of the control data accumulator, first 27 and second 28 inputs and output 29 of the third modulo-two adder.
Устройство может быть реализовано на интегральных схемах ТТЛ-серии и БИС ПЗУ.The device can be implemented on TTL-series integrated circuits and LSI ROM.
Устройство работает следующим образом.The device works as follows.
В накопитель 12 заносятся значения контрольных разрядов слов, записанных в накопители 1 и 2. Считываемая с выходов накопителей 1 и 2 информация сворачивается в блоках 3 и 4 вместе с данными контрольных разрядов, поступающими с выходов накопителя 12. Блоки 3 и 4 вырабатывают сигнал соответствия или несоответствия считанной информации своему контрольному разряду в виде уровня логической единицы или нуля. Сумматор 10 выполняет функцию дешифрации (М+1)-го разряда · адреса, для чего на вход 28 подается уровень логической "1". Сигнал (ММ)-го разряда адреса и его инверсия, поступающие на вторые входы элементов 5 и 6 соответственно, разрешают проходжение сигналов с выходов одного из блоков 3 или 4. На выходах элементов 5The drive 12 records the values of the control bits of the words recorded in drives 1 and 2. The information read from the outputs of drives 1 and 2 is minimized in blocks 3 and 4 together with the data of the control bits coming from the outputs of drive 12. Blocks 3 and 4 produce a match signal or inconsistencies of the read information with its control category in the form of the level of a logical one or zero. The adder 10 performs the function of decoding (M + 1) -th digit · address, for which the input 28 is the logical level "1". The signal (MM) -th digit of the address and its inversion, arriving at the second inputs of elements 5 and 6, respectively, allow the passage of signals from the outputs of one of blocks 3 or 4. At the outputs of elements 5
5five
913455913455
66
и 6 при отсутствии одиночной ошибки в считываемой информации либо при отсутствии выборки накопителей 1 или.2 присутствует уровень логической "1", а при наличии ошибки формируется уровень логического "О". На выходах блока 11 формируются сигналы, соответствующие (М+1)-му разряду адреса и его инверсии, так как блок 11 сворачивает по модулю два М из (М+1) разрядов адреса и контрольный разряд. Поступающие на вторые входы 22 и 23 сумматоров 8 и 9 со входа и выхода сумматора 10 (М+1)-й разряд и его инверсия.(т.е. контрольная сумма по модулю два одного разряда и ее инверсия) сравниваются с сигналами, поступающими с выходов блока 11. В случае неравнозначности сумматоры 8 и 9 формируют уровень логической "1", соответствующий исправной работе устройства,’а при равнозначности - логического "О". Тем самым контролируется как правильность |приема кода адреса, так и исправность дешифрации дополнительного (М+1)-го разряда адреса сумматором 10, так как при несоответствии кода адреса своему контрольному разряду либо при неисправности сумматора 10 на выходе обоих или одного из сумматоров 8 и 9 присутствует уровень логического нуля.and 6 in the absence of a single error in the read information or in the absence of a sample of drives 1 or 2. there is a logical level "1", and in the presence of an error the level of logical "O" is formed. At the outputs of block 11, signals are generated corresponding to the (M + 1) -th digit of the address and its inversion, since block 11 collapses modulo two M from (M + 1) address bits and a check digit. The incoming to the second inputs 22 and 23 of adders 8 and 9 from the input and output of the adder 10 (M + 1) -th digit and its inversion (i.e., the checksum modulo two of one digit and its inversion) are compared with the signals arriving from the outputs of block 11. In case of disparity, adders 8 and 9 form the logical level "1", corresponding to the correct operation of the device, and if equivalent, logical "O". This controls both the correctness of the reception of the address code, and the health of decoding the additional (M + 1) -th digit of the address by the adder 10, because if the address code does not match its own control digit or if the adder 10 fails at the output of both or one of the adders 8 and 9 there is a logical zero level.
При наличии на входах элемента И-ИЛИ-НЕ 7 уровней логической сигнал "Верно" формируется в виде уровня логического "0" на выходе 17 устройства.If there are 7 levels at the inputs of the AND-OR-NOT element, the logical signal “True” is formed as a logical level “0” at the output 17 of the device.
При наличии хотя бы одного логического "0" на одном из входов элемента И-ИЛИ-НЕ 7 на его выходе, т.е. выходе 17 устройства, формируется сигнал "Неверно" в виде уровня логической "1".If there is at least one logical "0" on one of the inputs of the AND-OR-NOT 7 element at its output, i.e. the output 17 of the device, the signal is generated "Invalid" in the form of a logical "1".
Если ни один из накопителей 1 и 2' не выбран (на входах 15 и 16 - уровень, не разрешающий считывание), то на первом и втором входах элемента 7 присутствует уровень логической "1" и на выходе 17 формируется уровень логического "0" - сигнал "Верно".If none of the drives 1 and 2 'is selected (inputs 15 and 16 are at a level that does not allow reading), then at the first and second inputs of element 7 there is a logical "1" level and at the output 17 a logical level "0" is formed Signal "True".
Накопители 1,2 и 12, блоки 3,4 и 11 свертки по модулю два, элементы И 5,6, элемент И-ИЛИ-НЕ 7 и сумматоры 8-10 могут применяться в качестве унифицированного модуля для построения постоянных запоминающихDrives 1,2 and 12, blocks 3,4 and 11 convolution modulo two, elements AND 5.6, element AND-OR-NOT 7 and adders 8-10 can be used as a unified module for constructing permanent storage
устройств с самоконтролем большей, чем в описываемом устройстве, информационной емкости, например, 1024 восьмиразрядных слов.devices with self-control are larger than in the described device information capacity, for example, 1024 eight-bit words.
5 Технико-экономические преимущества предложенного устройства заключаются в том, что в нем обеспечен контроль адресных цепей и возможно применение его в качестве унифицированно0 го модуля два создания постоянных запоминающих устройств с самоконтролем на базе больших интегральных схем.5 Technical and economic advantages of the proposed device consist in the fact that it provides control of address circuits and it can be used as a unified module to create two permanent storage devices with self-control based on large integrated circuits.
1515
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802952377A SU913455A1 (en) | 1980-07-07 | 1980-07-07 | Self-checking fixed storage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802952377A SU913455A1 (en) | 1980-07-07 | 1980-07-07 | Self-checking fixed storage |
Publications (1)
Publication Number | Publication Date |
---|---|
SU913455A1 true SU913455A1 (en) | 1982-03-15 |
Family
ID=20906729
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU802952377A SU913455A1 (en) | 1980-07-07 | 1980-07-07 | Self-checking fixed storage |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU913455A1 (en) |
-
1980
- 1980-07-07 SU SU802952377A patent/SU913455A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU913455A1 (en) | Self-checking fixed storage | |
JPH05160809A (en) | Crc checking method | |
SU1411834A1 (en) | Self-check memory | |
SU1532979A1 (en) | Read-only memory with self-diagnosis | |
SU964736A1 (en) | Error-correcting storage | |
SU907588A1 (en) | Self-checking storage device | |
SU855730A1 (en) | Self-checking storage device | |
RU2034328C1 (en) | Modulo m adder | |
SU1274005A1 (en) | Read-only memory with self-checking | |
SU849304A1 (en) | Fixed storage with information correction | |
SU1251188A1 (en) | Storage with self-checking | |
SU1089628A1 (en) | Primary storage with error detection | |
SU922877A1 (en) | Self-checking storage device | |
SU972590A1 (en) | Storage | |
SU951393A1 (en) | Self-checking memory device | |
RU2064202C1 (en) | Decoding device which corrects triple errors | |
SU1137540A2 (en) | Memory device having single-error correction capability | |
SU1149316A1 (en) | Storage | |
SU841059A1 (en) | Error-correcting storage device | |
SU736170A1 (en) | Programmable memory | |
SU972598A1 (en) | Self-checking storage | |
SU1182533A1 (en) | Information source-to-information receiver interface | |
SU1073798A1 (en) | Device for correcting errors in memory units | |
SU1654825A1 (en) | Device for error correction | |
SU733016A1 (en) | Device for writing and reading data in programmable read only memory units |