Изобретение .относитс к вычислительной технике и может быть исполь зовано в вычислительных систем&х с аппаратурной реализацией мультипрограммного режима обработки инфор мации дл быстрой смены программы коммутации peuiaroiwx блоков. Известно устройство коммутации выходов и входов решающих блоков цифрового дифференциального анализа содержащее последовательно соединен ные счетчик и дешифратор адреса, накопитель, два регистра числа, блок св зи и блок управлени 1. Недостаток этого устройства г ни кое быстродействие при смене програ мы коммутации в накопителе. Наиболее близким по своему техни ческому решению к предлагаемому вл етс запоминающее устпойство, содержащее блок сопр жени- ,управ-. л ющим выходом подключенный через последовательно соединенные регистр и дешифратор кода операции к блоку управлени ,информационным выходом к буферному регистру, информационны входом - к выходу цифровой вычисли ной маютны (ЦВМ) обшего назначени или к выходу Ънаинего устройства и управл ющей св зью - к блоку управлени , выход которого соединен с первым регистром числа, подключенным выходом к информационному входу накопител , а входом - к выходам решающих блоков,со вторым регистром числа, подключенным входом к информационному выходу накопител , а выходом - ко входам решающих блоков, с буферным регистром, подк.гаоченным первым выходом через последовательно соединенные первые регистр и дешифратор адреса к адресному входу накопител , а вторым выходом через последовательно соединенные вторые . регистр и дешифратор адреса - к другому адресному входу накопител 2. Недостатком известного устройства вл етс низкое быстродействие и ограниченные Функциональные возможности , св занные с медленной -сменой в блоке пам ти программы коммутации решающих блоков при вычислении пакета различных задач. Цель изобретени - повышение быстродействи и расзиирение функциональных возможностей запоминающего устройства . Поставленна цель достигаетс тем, что в него введены дополнитель ные блоки пам ти, коммутатор ввода, соединенный выходом с первыми инфор ционными входами дополнительных бло ков пам ти,коммутатор вывода,вход к торого подключен к информационным в ходам дополнительных блоков пам ти, последовательно соединенные генератор синусоидального сигнала, формирователь тактовых импульсов и кольцевой регистр, выход которого подключен к первым управл ю1цим входам коммутатора ввода и коммутатора выв да, соединенных соответственно вход И выходом с выходами и входами реша щих блоков, последовательно, соединё ные регистр номера блока пам ти и дешифратор номера блока пам ти, выход которого подключен к управл ющи входам дополнительных блоков пам ти И ко вторым управл ющим входам комм татора ввода и коммутатора вывода, последовательно соединенные регистр признака и дешифратор признака, выход которого подключен к третьим управл ю1щм входам коммутатора ввода и коммутатора вывода, буферный блок пам ти, информационный и управ ЛЯЮ1ГЩЙ входы которого соединены соответственно с.информационным и упра л ющим выходами блока сопр жени информационными и первыми управл ющими входами регистра признака и регистра номера блока пам ти, информацион ный выход буферного блока пам ти сое динен с первыми, вторыми и третьими информационными входами дополнительных блоков пам ти, другой управл ющий вход - с выходом блока управлени , подключенного входом к выходу формировател тактовых импульсов и двусторонней св зью к блоку сопр жени , третий вход - со вторыми управл ющими входа1«1и регистра признака , регистра номера блока пам ти и управл ю1чим входом буферного регис ра, информационный вход которого под ключен к выходу коммутатора вывода, а выход - к блоку сопр жени . Это позвол ет расширить функциональные возможности и повысить быстродействие устройства, так как смена программы коммутации выходов и входов решающих блоков выполн етс за такт работы кольцевого регистра,. Кро ме того, становитс возможным одновременное осуществление ввода программы коммутации в какой-либо блок пам ти со стороны ЦВМ и циклическое подключение всех остальных блоков пам ти через коммутаторы ввода и вывода дл смены программ коммутации решаю111их блоков при мультипрограммном режиме их работы. На чертеже представлена структурна схема запоминающего устройства. Она содержит блоки ( пам ти, коммутатор 2 ввода, выход КОТОРОГО подключен к первым информационным входам блоков 1 -1 , пам ти, комму татор 3 вывода, соединенный входом с информационными выходами блоков , пам ти, кольцевой регистр 4, вход которого подключен через юрмирователь 5 тактовых импульсов к выходу генератора 6 синусоидального сигнала, а выход - к первым управл югчим входам KOMMiTaTopa 2 ввода и коммутатора 3 вывода, соединенных соответственно входом и выходом с выходами и входами раиаюших блоков 7 -7,, последовательно соединенные регистр 8номера блока пам ти и дешифратор 9номера блока пам ти, выход которого подключен к управл ющими входам блоков 1 -Ij пам ти и ко вторым управл ющим входам коммутатора 2 ввода и коммутатора 3 вывода, последовательно соединенные регистр 10 признака и дешифратор 11 признака, выход которого подключен, к третьим упоавл ющим входам коммутатора ввода и коммутатора вывода, буферный- блок 12пам ти, выход которого соединен с первыми, вторыми и третьими информационными входами блоков пам ти, информационный и управл ющий входы соединены соответственно с информационным и управл ющим выходами блока 13 сопр жени ,информационными и первыми управл ющими входами регистра 10 признака и регистра 8 номера блока пам ти и другим управл ю1г1лм входом буферный блок пам ти соединен с выходом блока 14 управлени , подключенного входом к выходу формировател 5 тактовых импульсов и двусторонней св зью к блоку 13 сопр жени , третий вход - со вторыми управл ющими входами регистра 10 признака, регистра 8 номера блока пам ти и управл ющим входом буферного регистра 15, информационный вход которого подключен к выходу коммутатора 3 вывода, а выход - к блоку 13сопр жени , имеющего двустороннюю св зь с ЦВМ 16, В состав каждого блока l(,n) пам ти входит накопитель 17, первый регистр 18 адреса, информационный и управл ющий входы которого подключены соответственно ко второму информационному и упоавл ющему входам блока ii пам ти, а выход - через первый дешифратор 19 адреса к первому адресному входу накопител 17, информационные выход и вход которого соответственно соединены через первый регистр 20 числа с информационным выходом блока 11 пам ти и через второй регистр 21 числа с третьим информационным входом блока 11 пам ти , второй регистр 22 адреса, информационный и управл ющий входы которого подключены соответственно к первому иН(1)Ормационно; 1у и управл ющему входам блока 11 пам ти, а выход - через ВТОРОЙ дешифратор 23 адреса ко второму адресному входу накопител 17, управл ющий вход которого соединен с первым выходом блока 24 местного управлени , подключенного вторым выходом к двум регистрам 20 и 21 числа и к двум регистрам 18 и 22 адреса, а входом через дешифратор 25 кода операции с выходом регистра 26 кода операции информационнр-;й и управл ющий выходы которого подключены.соответственно к четвертому инЛормационному и упра л ющему входам блока пам ти. Работа запоминающего устройства происходит в двух режимах: в режиме ввода (вывода) программ коммутации в соответствующие блоки ., пам ти со стороны ЦВМ 16 и в режиме раб ты решающих блоков 7 когда происходит последовательное подключение блоков пам ти через коммутатор 2 ввода и коммутатор 3 вывода ко входам и выходам решающих блоков 7 -7т. В первом режиме из ЦВМ 16 через блок 13 сопр жени , буферный блок 12 пам ти осугпествл етс ввод в тре буемый блок пам ти кодов, состав л ющих программу коммутации выходов входов решаю1чих блоков . Форма кодов программы коммутации состоит из кода операции и кода адреса. В зависимости от кода операции код адреса может быть использован или дл организации продольного, или дл организации поперечнох о обращени к накопителю 17 блока 11 пам ти. Таким образом, в соответствии с код операции, прин тым из буферного бло 12 пам ти в регистр 26, блок 24 местного управлени вырабатывает сигналы, по которым код адреса из буферного блока 12 пам ти поступает в первый регистр 18 адреса или во второй Регистр 22 адреса. Кроме того код операции определ ет формировани блоком местного управлени сигналов дл организации одновременного сбро чеек пам ти, сброса продольной или поперечной чейки пам ти и сброса элемента пам ти накопител 17. Так как матрица программы коммутации , хран ща с в накопителе 17, имеет разреженный характер (в одной строке или столбце матрицы может находитьс только одна единица) св занный с тем, что два или более выхода решающих блоков не могут быть подключены к одному входу.какого-либо решающего блока,.то в нако питель 17 выполн етс с помошью регистра 18, дешифратора 19 и регистр 22, дешифратора 23 поразр дна запись ее единиц (наличие единицы в 1,- J -элементе этой матрицы означает соединение i-ro выхода решаю щего блока с j -ым входом решающего блока, а наличие нул - отсутствие соединени ). Выбор определенного блока пам ти Ij выполн етс сигналом с выхода дешифратора 9 номера блока пам ти в соответствии с кодом номера блока пам ти, прин тым из ЦВМ 16 чеоез блок 13 сопр жени в регистр 8 номера блока пам ти. Дл проверки правильности ввода кодов программы коммутации в накопитель 17 осуществл етс их вывод через регистр 20 числа, коммутатор 3 вывода, буферный регистр 15, блок 13сопр жени в ЦВМ 16. При этом подключение требуемого блока пам ти через коммутатор 3 вывода к буферному регистру 15 выполн етс сигналами, сформированными на 1выходе дешифратора 11, признака и на входе дешифратора 9 номера блока пам ти 9. Код признака аналогично коду номера блока пам ти и коду программы коммутации передаетс из ЦВМ 16 через блок 13 сопр жени в регистр 10 признака при наличии соответствующего сигналаидентификатора блока 13 сопр жени . Во втором режиме работа запоминающего устройства происходит таким образом, что на первом шаге решени коммутируютс выходы и входы решающих блоков относ щихс к первой задаче, на втором шаге - ко второй задаче и т.д. Это достигаетс благодар последовательному подключению информационных выходов и входов блоков пам ти ко входам и выходам решаю1чих блоков 7 f через коммутатор 3 вывода и коммутатор 2 ввода, управл емые сигналами блока 14управлени и кольцевого регистра 4, циклическое продвижение единицы в котором обеспечиваетс сигналами формировател 5 тактовых импульсов 5 и генератора 6. На каждом шаге решени приращени с выходов решающих блоков поступают через коммутатор 2 ввода 2 в регистр 21 числа блока пам ти соответствующего шагу решени (номера задачи). С выходов регистра 21 усиленные сигналы единичных значений приращений производ т одновременное неразрушаемое считывание информации в поперечных или прот доль-ных чейках пам ти накопител 17, которое становитс возможным благодар тому, что в каждом столбце или строке матрицы накопител может быть записана только одна единица. В том же шаге решени считываема из накопител 17 информаци поступает через другой регистр 20 числа и коммутатор 3 вывода на входы только тех решающих блоков 7 лл которых в элементах пам ти соответствующих строк (столбцах) матрицы накопител 17 записаны единицы. Каждай шаг решени (такт работы кольцевого регистрй) состоит из нескольки циклов обрао(енн (считываний) к бло ку пам ти. При иеобходиг-Юсти подключени только ОДКО1Х1 блока пам ти (одно:ггоо раммный режим работы) ко входам и выходам решаюгаих блоков 7 т ЦВМ 16 осуществл ет ввод соответствующего кода признака в регистр 10 признака и код номера в регистр 9 номера блока пам ти, Так как первый и второй режим э1 работы запо гикаю1дего устройства могут происходить одновременно, то код HOf.tepa блока пам ти через дешиф ратор номера блока пам ти при наличи в регистре 10 соответств5ющего признака производит отключение от коммутаторов 2 и 3 того блока пам ти, в который со стороны ЦВМ 16 до.п.кен быть ввод кодов програм Ы ком гутации, Использопакле в запоглинающем устройства- п блоков пам ти, торов ввода и вывода, кольцевого регистра; регистра и дешифратора прнзкака и ,, позвол ет значитель но уаелкчтгть быстродействие и раслии рит-Ъ функциональные возможности уст ройства, благодар организации смены программ коммутации pemajotujSK блоков, работаюшдх в Ктультипрограм-м ом режиме, и совмещени процесса ввода кодов программы кохьмутации в какой-либо блок пам ти с ггроцессо подключени .других блоков пам ти ко входам к выходам решающих блоФор 1--1УЛ а изобретени Прогианмируемое э апог пшагощее уст ройство, содержашее блок сопр жени , подключенный информадионныг г и упракл гэ.тсими вxoдa и и выходами ко Бхолу устройства,- буферный регис блок пам ти и блок управлени , о тл и ч а ю щ вес тем,что,с целью повыгиеник быстродействи устройства и рааиирени его области приме нени за счет смены програмз 1 решаю1цих блоков, в него введены допел нихелькые блоки пам ти, комг татор ввода,, соединенный выходом с первы да ккформационными входами дополнительных блоков пам ти, кoм yтaтop вывода, вход которого подключен к информационным выходам дополнительных блоков пам ти, последовательно соединенные генератор синусоидального сигнала, формирователь тактовых и-1пульсов и кольцевой регистр, выхо.:ц которого подключен к первым управл ющим входам комментатора ввода и ком:чутатора .вывода, регшаюшие блоки , входы - выходы которых подключены к соответствующим входам и выходам коммутаторов ввода и вывода, последовательно соединенные регистр номера блока пам ти и дешифратор номера блока пам ти, выход которого подключен к управл кидам входам дополнительных блоков пам ти и ко вторым управл ющим входам коммутатора ввода и ком.мутатора вывода, поспедовательно сое.диненные регистр признака и дешифратор признака, выход которого подключен к третьим управл ющим входам коммутатора ввода и коммутатора вывода, буферный блок пам ти, информационный и управл ющий входы которого соединены соответственно с информационным и управл ющим выходами блока сопр жени ,информационными и первыми управл ющими входами регистра признака и регистра номера блока пам ти,информационный вывод буферного блока пам ти соединен с первыми,вторыми и третьими информационными входами дополнительных блоков пам ти, другой управл ющий вход - с выходом блока управлени ,О.ДИН вход которого подключен к ВЫХО.ДУ формировател тактовых импульсов, второй вход и. один из выходов - к блоку сопр жени третий вход - со вторыми yпpaвл юL шt- и вxoдa м регистра признака, регистра номера блока пам ти и управл ющим входом буферного ре истра, информационный вход которого подключен к .другому выходу ког 1мутатора вывода, а выХО .Ц - к блоку сопр жени . Источники информации, прин тые во внимание при экспертизе 1, ОЕЕЕ Trans.Comput , 1973, NU , Р,41-46. 2„ Авторское свидетельство СССР по за вке f 2134167/18-24, кл.С 11 С 11/00, 1974 (прототип).The invention relates to computing and can be used in computing systems & x with hardware implementation of multiprogramming mode of information processing for a quick change of the switching program of peuiaroiwx blocks. A device for switching the outputs and inputs of decision blocks of digital differential analysis is known, which contains a serially connected counter and address decoder, a drive, two number registers, a communication unit, and a control unit 1. This device has poor performance when changing the switching program in the drive. The closest in its technical solution to the proposed is a storage device containing a pair of conjugated, control-. The output is connected via a serially connected register and decoder of the operation code to the control unit, the information output to the buffer register, the information input to the output of the digital computing circuit (DVM) of the general purpose or to the output of the inner device and the control connection to the control unit whose output is connected to the first number register connected by the output to the information input of the accumulator, and the input to the outputs of the decision blocks, to the second number register connected by the input to the information output on opitel and output - to the inputs of decisive blocks with the buffer register, a first output podk.gaochennym via series connected first register and an address decoder to the address input of the accumulator and the second output via a series connected second. the register and address decoder are sent to another address input of accumulator 2. A disadvantage of the known device is the low speed and limited functionality associated with slow-shift in the memory block of the program for switching crucial blocks when calculating a packet of various problems. The purpose of the invention is to increase the speed and spread the functionality of the storage device. The goal is achieved by the addition of additional memory blocks, an input switch connected to the first information inputs of additional memory blocks, an output switch, the input to which is connected to informational passages of additional memory blocks, serially connected generator a sinusoidal signal, a clock driver and a ring register, the output of which is connected to the first control inputs of the input switch and the output switch, which are connected respectively by input And output the outputs and inputs of the decision blocks, in series, connected to the register of the memory block number and the decoder of the number of the memory block whose output is connected to the control inputs of the additional memory blocks AND to the second control inputs of the input switch and output switch, serially connected register the sign and the decoder of the sign, the output of which is connected to the third control inputs of the input switch and output switch, the buffer memory block, the information and control inputs of which are connected respectively to the s.inform the ion and control outputs of the interface block information and the first control inputs of the register of the characteristic and the register number of the memory block, the information output of the buffer memory block is connected to the first, second and third information inputs of the additional memory blocks, another control input - with the output of the control unit connected by the input to the output of the clock pulse generator and two-way communication to the interface unit, the third input - with the second control inputs 1 "1 and the register of the sign, register number of the memory block and controlling the input of the buffer register, the information input of which is connected to the output of the output switch and the output to the interface unit. This allows you to expand the functionality and increase the speed of the device, since changing the program for switching the outputs and inputs of the decision blocks is performed per cycle of operation of the ring register. In addition, it becomes possible to simultaneously enter the switching program into any memory block from the digital computer side and cyclically connect all the remaining memory blocks through the input and output switches to change the switching programs of solving blocks in the multiprogram mode of their operation. The drawing shows a block diagram of a storage device. It contains blocks (memory, switch 2 inputs, output WHICH is connected to the first information inputs of blocks 1 -1, memory, output switch 3 connected to the information outputs of blocks, memory, ring register 4, which input is connected through the equipmer 5 clock pulses to the output of the generator 6 of a sinusoidal signal, and the output to the first control inputs of the KOMMiTaTopa 2 input and switch 3 output connected to the input and output, respectively, with the outputs and inputs of the adjacent blocks 7-7, serially connected register 8 a memory unit and a decoder 9nomera of the memory unit, the output of which is connected to the control inputs of the memory blocks 1 -Ij and to the second control inputs of the input switch 2 and the output switch 3, the characteristic register 10 and the code decoder 11, the output of which connected to the third control inputs of the input switch and output switch, a buffer block 12, the output of which is connected to the first, second and third information inputs of the memory blocks, information and control inputs are connected respectively to the inf the output and control outputs of the interface 13, the information and first control inputs of the register 10 of the characteristic and the register 8 of the memory block number and other control of the first and one input buffer memory block connected to the output of the control block 14 connected by the input to the output of the clock 5 clock pulses and bidirectionally connected to the interface 13, the third input - with the second control inputs of the register 10 of the feature, the register 8 of the memory block number and the control input of the buffer register 15, whose information input is connected to the output the switch 3 of the output, and the output - to the block of 13 concurrency having two-way communication with the digital computer 16. Each block l (, n) of the memory includes a memory 17, the first address register 18, the information and control inputs of which are connected respectively to the second the information and control inputs of memory block ii, and the output through the first address decoder 19 to the first address input of the memory 17, the information output and input of which are respectively connected through the first 20th number register to the information output of the memory 11 and through the second register 21 numbers with the third information input of the memory block 11, the second register 22 of the address, the information and control inputs of which are connected respectively to the first IN (1) Ormation; 1 and to the control inputs of the memory block 11, and the output via the SECOND address decoder 23 to the second address input of the accumulator 17, the control input of which is connected to the first output of the local control unit 24 connected to the second output of the second register 20 and 21 and two registers 18 and 22 of the address, and the input through the decoder 25 of the operation code with the output of the register 26 of the operation code, information and control outputs of which are connected respectively to the fourth information and control inputs of the memory block. The storage device operates in two modes: in the input (output) mode of the switching programs into the corresponding blocks, memory from the digital computer 16 and in the operation mode of the decisive blocks 7 when the memory blocks are sequentially connected via the 2 input switch and the 3 output switch to the inputs and outputs of decision blocks 7-7t. In the first mode, from the digital computer 16 via the interface 13, the buffer memory unit 12 acquires the input into the required memory block of codes constituting the program for switching the inputs of the decisive blocks. The code form of the switching program consists of an operation code and an address code. Depending on the operation code, the address code can be used either to organize the longitudinal one or to arrange transverse directions to the drive 17 of the memory block 11. Thus, in accordance with the operation code received from the buffer memory block 12 to the register 26, the local control unit 24 generates signals by which the address code from the buffer memory block 12 enters the first address register 18 or the second address register 22 . In addition, the operation code determines the formation by the local signal control unit to organize simultaneous resetting of memory cells, resetting the longitudinal or transverse memory cell and resetting the memory element of the accumulator 17. Since the switching program matrix stored in accumulator 17 has a sparse character (in one row or column of the matrix, only one unit can be found) due to the fact that two or more outputs of the decision blocks cannot be connected to one input. Any decision block can be using the register 18, the decoder 19 and the register 22, the decoder 23 at the bottom of the record of its units (the presence of a unit in 1, - J-element of this matrix means connecting the i-ro output of the decision block to the j -th input of the decision block, and the presence of zero - no connection). The selection of a specific memory block Ij is performed by a signal from the output of the decoder 9 of the memory block number in accordance with the memory block number code received from the digital computer 16 each block 13 of the interface into the memory block number register 8. To check the correctness of the input of the switching program codes to the drive 17, they are outputted through the 20th register, the output switch 3, the buffer register 15, and the 13-link block in the digital computer 16. At the same time, the connection of the required memory block through the output switch 3 Signals generated at output 1 of decoder 11, a sign and input number 6 of memory block 9. Characteristic code is similar to the code number of the memory block and the switching program code transmitted from the digital computer 16 through the interface 13 to register 10 and if there is a corresponding signal identifier of the conjugate block 13. In the second mode, the storage device is operated in such a way that, at the first step of the solution, the outputs and inputs of the decision blocks of the first task are switched, at the second step - the second task, etc. This is achieved by serially connecting information outputs and inputs of memory blocks to inputs and outputs of solving blocks 7 f through an output switch 3 and an input switch 2 controlled by signals from a control unit 14 and a ring register 4, the cyclic promotion of the unit in which is provided with signals of the clock generator 5 clock pulses 5 and generator 6. At each step, the increments from the outputs of the decision blocks go through the switch 2 of input 2 to the register 21 of the number of the memory block corresponding to the decision step (the number for cottages). From the outputs of register 21, amplified signals of single incremental values produce simultaneous non-destructible reading of information in transverse or remote memory cells of accumulator 17, which becomes possible due to the fact that only one unit can be recorded in each column or row of the accumulator matrix. In the same decision step, the information read out from the accumulator 17 goes through another register 20 of the number and the switch 3 outputs to the inputs of only those decisive blocks 7 of which are recorded in the memory elements of the corresponding rows (columns) of the matrix 17. Each decision step (cycle operation of the ring register) consists of several cycles of operation (enn (reads) to the memory block. When it is bypassed, only the ADC1X1 of the memory block is connected (one: frame mode) to the inputs and outputs of the decay modules 7 The digital computer 16 injects the corresponding feature code into the character register 10 and the number code into the memory block number register 9, since the first and second modes of operation of the device 1 lock can occur simultaneously, the HOf.tepa code of the memory block through a decoder memory block numbers and in register 10 of the corresponding attribute disconnects from switches 2 and 3 of that memory block into which, from the side of the digital computer 16 k., the entry of the program codes of the UY of the combination, the memory block, the input tori and output, ring register; register and descrambler of the and, allows significant performance and efficiency of the device, thanks to the organization of the change of switching programs of pemajotujSK blocks, which work in the Multiprogram mode, and the combination of Enter the code of the cohmutation program in any memory block with a process of connecting other memory blocks to the inputs to the outputs of the decisive blockers 1-1-1UL and invented Programed by the device that contains the interface block, the connected information module and the control unit .Tsimine input and and outputs to the device Bhol, - buffer register memory block and control unit, which is, in order to increase the speed of the device and reduce its application area by changing the program of 1 decisive block entered into it nikhelkie memory blocks, input commutator, connected by an output to the first and to informational inputs of additional memory blocks, to an output output switch, whose input is connected to information outputs of additional memory blocks, serially connected sinusoidal signal generator, clock i-pulses and ring register, output.: c which is connected to the first control inputs of the input commentator and com: chutator output, the corresponding blocks, inputs - the outputs of which are connected to the corresponding inputs and outputs of the switch An input and output ditch, serially connected memory block number register and memory block number decoder, the output of which is connected to control inputs of additional memory blocks and to the second control inputs of the input switch and the output switch commutator. and a character decoder, the output of which is connected to the third control inputs of the input switch and output switch, the buffer memory block, the information and control inputs of which are connected respectively to the information and control the output outputs of the interface unit, the information and first control inputs of the register of the characteristic and the register number of the memory block, the information output of the buffer memory block is connected to the first, second and third information inputs of the additional memory blocks, the other control input is connected to the output of the block control, O. ONE input of which is connected to the output of the clock pulse generator, the second input and. one of the outputs — to the interface block — the third input — with the second displacements of the character register register, the memory block number register and the control input of the buffer register, whose information input is connected to the other output of the output switch, and the output .TS - to the interface block. Sources of information taken into account in the examination 1, OEEE Trans.Comput, 1973, NU, R, 41-46. 2 "USSR author's certificate in application f 2134167 / 18-24, c. C 11 C 11/00, 1974 (prototype).