SU1081637A1

SU1081637A1 - Information input device

Info

Publication number: SU1081637A1
Application number: SU823523937A
Authority: SU
Inventors: Валентина Михайловна Задорина; Александр Васильевич Кочетков
Priority date: 1982-12-21
Filing date: 1982-12-21
Publication date: 1984-03-23

Abstract

УСТРОЙСТВО ДЛЯ ВВОДА ИНФОРМАЦИИ , содержащее мультиплексор, блоки пам ти, счетчик, выходы которого соединены с входами первой группы мультиплексора, входы второй группы которого соединены с выходами блоков , входы группы которых вл ютс входами группы устройства, о т личающе е с тем, что, с целью повьшени надежности устройства , в него введены регистр сдвига, триггер, элемент НЕ, генератор тактовых импульсов, первый, второй и третий элементы И, дешифратор, входы группы которого соединены с выходами счетчика, вход которого соединен с вькодом второго элемента И, первьй вход второго и третьего элементов И соединены с первым выходом генератора импульсов, выход третьего элемента И соединен с входом дешифратора j выходы которого соединены с входами блоков пам ти, выход мультиплексора соединен с первыми входами регистра сдвига и триггера, второй вход которого вл етс входом устройства, первый выход триггера соединен с вторыми входами первого I и третьего элементов И, третий вход первого элемента И соединен с втосл рым выходом генератора импульсов, второй выход триггера соединен с вторым .входом второго элемента И, выходы регистра свдига вл ютс выходами устройства, выход старшего разр да регистра сдвига через эле:мент НЕ соединен с первым входом эо первого элемента И, выход которого соединен с вторым входом регистра а сдвига. 00 |A DEVICE FOR INPUT OF INFORMATION containing a multiplexer, memory blocks, a counter, the outputs of which are connected to the inputs of the first group of the multiplexer, the inputs of the second group of which are connected to the outputs of the blocks, the inputs of the group of which are the inputs of a device group that is in order to increase the reliability of the device, a shift register, a trigger, a NOT element, a clock generator, the first, second and third elements AND, a decoder, the inputs of which are connected to the outputs of the counter whose input is connected, are entered into it The code of the second element I, the first input of the second and third elements I are connected to the first output of the pulse generator, the output of the third element I is connected to the input of the decoder j whose outputs are connected to the inputs of memory blocks, the output of the multiplexer is connected to the first inputs of the shift register and trigger, the second input which is the input of the device, the first output of the trigger is connected to the second inputs of the first I and the third elements And, the third input of the first element And is connected to the output of the pulse generator, the second output ggera .The inputs coupled to a second second AND gate, the outputs of the register are svdiga device outputs the most significant bit output of shift register elements via: cop is coupled to the first input of the first AND gate EO, whose output is connected to a second input of a shift register. 00 |

Description

Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл ввода информации в вычислительных системах коллек тивного пользовани . Известно многоканальное устройство дл ввода информации, содержащее в каждом канале первый и второй триггер и элемент И lj . Недостатком устройства вл етс ограничение количества каналов разр дностью информационного слова, вводимого в ЭВМ. Наиболее близким к изобретению по технической сущности вл етс устройство дл ввода информации,-содержащее блоки буферной пам ти в каж дом канале, мультиплексор, счетчик, причем выходы блоков буферной пам ти подключены к одним входам мультиплексора , а выходы счетчика - к другим входам мультиплексора 2 , Недостатком известного устройства вл етс низка надежность из-за сложности узла мультиплексора, осуществл ющего переключение коли чества многоразр дных цепей. Целью изобретени вл етс повышение надежности устройства. Поставленна цель достигаетс тем, что в устройство дл ввода информации , содержащее мультиплексор, блоки пам ти, счетчик, выходы которого соединены с входами первой груп пы мультиплексора, входы второй груп пы которого соединены с выходами бло ков пам ти, входы группы которых вл ютс входами группы устройства, введены регистр сдвига, триггер, „ элемент НЕ, генератор тактовых импульсов , первый, второй и третий элементы И, дешифратор, входы группы которого соединены с выходами счетчика, вход которого соединен с выходом второго элемента И, первый вход второго и третьего элементов И соединены с первым выходом генератора импульсов, выход третьего эле мента И соединен с входом дешифратоfta , выходы которого соединены с входами блоков пай ти, выход мультиплек сора соединен с первыми входами регистра сдвига и триггера, второй вхо которого вл етс входом устройства, первый выходтриггера соединен с вто рыми входами первого и третьего элементов И, третий вход первого элемен та И соединен с вторым выходом гене-i ратора импульсов, второй выход триггера соединен с вторым входом второго элемента И, выходы регистра сдвига вл ютс выходами устройства, выход старшего разр да регистра сдвига через элемент НЕ соединен с первым входом первого элемента И, выход которого соединен с вторым входом регистра сдвига. На чертеже приведена блок-схема устройства. Устройство содержит блоки 1 пам ти , счетчик 2, мультиплексор 3, дешифратор 4, регистр 5 сдвига, триггер 6, элемент 7, генератор 8 тактовьк импульсов, первый элемент И 9, второй элемент И 10 и третий элемент И 11. Блоки 1 пам ти предназначены дл хранени информации с момента ее занесени до момента передачи в ЭВМ, счетчик 2 - дл циклического опроса каналов, мультиплексор 3 - дл передачи информации с блоков 1 буферной пам ти на вход регистра 5 сдвига, дешифратор 4 - дл выдачи сдвиговых импульсов на тот блок 1 буферной пам ти , информаци которого передаетс через мультиплексор 3. Регистр сдвига 5 предназначен дл последовательно-параллельного преобразовани информации, триггер 6 дл переключени схемы из режима опроса каналов в режим передачи информации , элемент НЕ 7 - дл запрета сдвиговых импульсов в момент завершени последовательно-параллельного преобразовани информации. Генератор тактовых импульсов 8 предназначен дл формировани двух серий импульсов, сдвинутых одна относительно другой на полтакта. Пер- вьй элемент И 9 предназначен дл формировани импульсов сдвига информации через сдвиговьй регистр 5, второй элемент И 10 - дл формировани счетных импульсов в режиме опроса каналов, третий элемент И 11 - дл формировани импульсов последовательного вывода информации из буферной пам ти. Устройство работает следующим образом. В режиме опроса каналов счетчик 2 поочередно подключает на выход мультиплексора 3 выходы блоков 1 пам ти. ОдноврЁменно счетчик воздействуетThe invention relates to automation and computing and can be used to enter information in collective computing systems. A multi-channel device for inputting information is known, which contains in each channel the first and second trigger and the element I lj. The disadvantage of the device is the limitation of the number of channels by the size of the information word entered into the computer. The closest to the invention to the technical essence is a device for inputting information, containing blocks of buffer memory in each channel, a multiplexer, a counter, the outputs of blocks of buffer memory being connected to one input of a multiplexer, and outputs of a counter to other inputs of a multiplexer 2 A disadvantage of the known device is low reliability due to the complexity of the multiplexer node switching the number of multi-bit circuits. The aim of the invention is to increase the reliability of the device. The goal is achieved by the fact that, in a device for inputting information containing a multiplexer, memory blocks, a counter, the outputs of which are connected to the inputs of the first group of the multiplexer, the inputs of the second group of which are connected to the outputs of the memory blocks, the inputs of the group of which are inputs device groups, shift register, trigger, “element NOT, clock pulse generator, first, second and third elements AND, decoder, the inputs of the group of which are connected to the outputs of the counter, whose input is connected to the output of the second element And the first input of the second and third elements I is connected to the first output of the pulse generator, the output of the third element I is connected to the input of the decoder, the outputs of which are connected to the inputs of the units of the unit, the output of the multiplexer is connected to the first inputs of the shift register and the trigger, the second input is the input of the device, the first output of the trigger is connected to the second inputs of the first and third elements And, the third input of the first element And is connected to the second output of the generator-i pulse generator, the second output of the trigger is connected to the second input of orogo AND gate, the outputs of the shift register are output devices output the most significant bit of the shift register through the element is coupled to the first input of the first AND gate whose output is connected to the second input of the shift register. The drawing shows a block diagram of the device. The device contains memory blocks 1, counter 2, multiplexer 3, decoder 4, shift register 5, trigger 6, element 7, pulse generator 8, first element 9, second element 10 and third element 11. Memory blocks 1 are intended for storing information from the moment of its recording to the moment of transfer to the computer, counter 2 for cyclic polling of channels, multiplexer 3 for transmitting information from blocks 1 of the buffer memory to the input of shift register 5, decoder 4 for issuing shift pulses to that block 1 buffer memory, information before through a multiplexer 3. The shift register 5 is designed for serial-parallel conversion information, a trigger circuit 6 for switching from the channel scanning mode information in the transmission mode, NOT element 7 - for prohibition of shift pulses at the time of completion of the series-parallel conversion information. The clock pulse generator 8 is designed to form two series of pulses shifted one relative to the other by half a turn. The first AND 9 element is designed to generate information shift pulses through the shift register 5, the second AND 10 element to generate counting pulses in the channel scanning mode, the third And 11 element to generate serial output pulses from the buffer memory. The device works as follows. In the channel polling mode, counter 2 alternately connects to the output of the multiplexer 3 outputs of blocks 1 of memory. Simultaneously the counter acts

на дешифратор А, выбирающий сдвиго вый вход того блока пам ти, информаци которого поступает на выход мультиплексора 3,decoder A, which selects the shift input of that memory block whose information is fed to the output of multiplexer 3,

При обнаружении в одном из каналов логической 1, означающей занесение информации в блок 1 пам ти, триггер 6 переводит схему в режим передачи информации, запреща через элемент И 10 подачу счетных импульсо на счетчик и разреша подачу сдвиговых импульсов на соответствующий блок 1 пам ти через элемент И 11 и дешифратор 4 и сдвинутых на полтакта импульсо-j через элемент И 9 на регистр 5 сдвига. Происходит поразр дна передача информации из блока 1 пам ти в регистр 5 сдвига через мультиплексор 3.When a logical 1 is detected in one of the channels, which means entering information into memory block 1, trigger 6 puts the circuit into information transfer mode, prohibiting the supply of counting pulses to the counter through AND 10 and allowing shear pulses to the corresponding memory 1 through the element Both 11 and the decoder 4 and impulse-j shifted by a half-cycle through the element AND 9 by the shift register 5. The transmission of information from memory block 1 to shift register 5 via multiplexer 3 occurs on the order of the day.

Количество сдвиговых импульсов соответствует разр дности информационного слова, передаваемого в ЭВМ. Послед;ний (1-й импульс полностью очищает соответствующий блок 1 буферной пам ти и вписьшает в старший разр д регистра 5 сдвига логическую 1, означающую готовность к передаче информации в ЭВМ. При этом через элемент НЕ 7 формируетс сигнал, запрещающий дальнейшее поступление сдвиговых импульсов на регистр 5 сдвига через элемент И 9.The number of shear pulses corresponds to the size of the information word transmitted to the computer. Sequence (1st pulse completely clears the corresponding block 1 of buffer memory and writes logical 1, indicating readiness to transfer information to the computer, to the high-order register of the shift register 5. At the same time, a signal preventing the further arrival of shift pulses on the register 5 shift through the element And 9.

При приеме информации ЭВМ вьщает сигнал, переключающий триггер 6 в режиме опроса каналов.When receiving information, the computer inserts a signal that switches the trigger 6 in the mode of polling channels.

Предлагаемое устройство позвол ет упростить .мультиплексирование каналов путем последовательной передачи (1-разр дной информации через мультиплексор и последующего последовательно-параллельного преобразовани информации, а при организации многопользовательского режима - уменьшить объем аппаратуры и повысить надежность системы.The proposed device makes it possible to simplify the multiplexing of channels by serial transmission (1-bit information through a multiplexer and subsequent serial-parallel conversion of information, and in organizing a multi-user mode, to reduce the amount of equipment and improve system reliability.

Claims

A device for inputting information, comprising a multiplexer, memory blocks, a counter whose outputs are connected to the inputs of the first group of the multiplexer, the inputs of the second group of which are connected to the outputs of the memory blocks, the group inputs of which are inputs of the device group, which is the fact that, in order to increase the reliability of the device, a shift register, a trigger, an element NOT, a clock pulse generator, the first, second and third elements AND, a decoder, the inputs of which are connected to the outputs of the counter, the input of which is connected to the output of the second element And, the first input of the second and third elements And are connected to the first output of the pulse generator, the output of the third element And is connected to the input of the decoder j the outputs of which are connected to the inputs of the memory blocks, the output of the multiplexer is connected to the first inputs of the shift register and trigger, the second input of which is the input of the device, the first output of the trigger is connected to the second inputs of the first and third elements And, the third input of the first element And is connected to the second output of the pulse generator, the second output of the trigger is connected nen with the second input of the second element And, the outputs of the svdig register are the outputs of the device, the high-order output of the shift register through the element is NOT connected to the first input of the first element And, the output of which is connected to the second input of the shift register.