SU1077050A1

SU1077050A1 - Device for majority decoding of binary codes

Info

Publication number: SU1077050A1
Application number: SU823510848A
Authority: SU
Inventors: Николай Демидович Рябуха; Евгений Иванович Бобыр; Виктор Николаевич Горшков; Пранас Прано Вайткус
Priority date: 1982-11-09
Filing date: 1982-11-09
Publication date: 1984-02-29

Abstract

1. УСТРОЙСТВО ДЛЯ МАЖОРИТАРНОГО ДЕКОДИРОВАНИЯ ДВОИЧНЫХ КОДОВ , содеражщее вспомогательный регистр , первый элемент И, первый- элемент ИЛИ и информационный регистр, первый вход первого элемента И соединен с последовательным выходом вспомогательного регистра, второй вход с входом устройства, а выход с первым входом первого элемента ИЛИ, вход информационного регистра подключен к выходу первого элемента ИЛИ, а последовательный выход - к второму входу первого элемента ИЛИ, отличающеес тем, что, с целью повышени быстродействи устройства, в него введены сумматор по модулю два, второй, третий, четвертый, п тый и шестой элементы И, триггер, второй, третий и четвертый элементы ИЛИ, первый и второй элементы НЕ, счетчик, дешифратор, генератор тактовых импульсов и коммутатор, причем первый вход сумматора по модулю два подключен к входу устройства и к второму входу первого элеь:ента И, второй вход соединен с последовательным выходом вспомогательного регистра , а выход - с первым входом второго элемента И, второй вход которого подключен к первому выходу триггера, а выход соединен с входом вспомогательного регистра, параллель ные выходы которого соединены с входами второго элемента ИЛИ, выход ко-, торого соединен с вторым входом третьего элемента И и с входом перво го элемента НЕ, выход которого подключен к первым входам четвертого и п того элементов И, вторые входы третьего и п того элементов И соединены с нулевым выходом дешифратора, а выходы их подключены соответственно к входу триггера и первому входу третьего элемента ИЛИ, второй выход триггера соединен с первым выходом устройства и с вторым входом четвертого элемента И, выход которого подключен к второму входу третьего элемента ИЛИ, выход которого соединен с входом второго элемента НЕ и с синхронизирующим входом коммутатора, при этом первый вход шестого элеменS та И соединен с выходом генератора (Л тактовых импульсов, второй вход с выходом второго элемента НЕ, а выход через счетчик подключен к входу дешифратора, нулевой и N-ft выходы которого подключены соответственно к первому и второму входам четвертого элемента ИЛИ, К -е (, ..., N-1) выходы дешифратора подключены к соответствующим управ-J л ющим входам коммутатора, причем выход четвертого элемента ИЛИ подключен к другому управл ющему входу о коммутатора, информационные входы О1 которого соединены с параллельными выходами информационного регистра, кроме того, выход первого элемента ИЛИ соединен с вторым, а выходы коммутатора - с третьими выходами устройства ,четвертый выход которого под .ключен к выходу третьего элемен.та ИЛИ . 2. Устройство по п. 1, о т л ичающеес тем, что коммутатор содержит группу блоков элементов И, блок элементов ИЛИ и блок элементов И, причем первый входы элементов И каждого блока группы блоков элементов И соединены с соответствующими информационными входами ко1чмутатора, вторые входы которых 1. DEVICE FOR MAJORITY DECODING OF BINARY CODES, containing an auxiliary register, the first AND element, the first OR element and the information register, the first input of the first element AND is connected to the serial output of the auxiliary register, the second input from the device input, and the output from the first input of the first element OR, the input of the information register is connected to the output of the first element OR, and the serial output is connected to the second input of the first element OR, characterized in that, in order to increase speed, the device va, modulo two, second, third, fourth, fifth, and sixth elements AND, trigger, second, third, and fourth elements OR, first and second elements NOT, counter, decoder, clock generator, and switch are entered into it; the first input of the modulo two is connected to the input of the device and to the second input of the first elea: enta, the second input is connected to the auxiliary output of the auxiliary register, and the output is connected to the first input of the second And element, the second input of which is connected to the first output of the trigger, and the output soy It is connected to the input of the auxiliary register, the parallel outputs of which are connected to the inputs of the second element OR, the output of which is connected to the second input of the third element AND and to the input of the first element NOT, the output of which is connected to the first inputs of the fourth and fifth elements AND, the second inputs of the third and fifth elements And are connected to the zero output of the decoder, and their outputs are connected respectively to the trigger input and the first input of the third OR element, the second trigger output is connected to the first output of the device and to the second input the fourth element AND, the output of which is connected to the second input of the third element OR, the output of which is connected to the input of the second element NOT and to the clock input of the switch, the first input of the sixth element S and AND connected to the output of the generator (L clock pulses, the second input to the output of the second element, and the output through the counter is connected to the input of the decoder, zero and N-ft outputs of which are connected respectively to the first and second inputs of the fourth element OR, K -e (, ..., N-1) outputs of the decoder are connected to control inputs of the switch, the output of the fourth element OR is connected to another control input of the switch, information inputs O1 of which are connected to the parallel outputs of the information register, in addition, the output of the first element OR is connected to the third output of the device, the fourth output of which is connected to the output of the third element OR. 2. The device according to claim 1, wherein the switch contains a group of blocks of elements AND, a block of elements OR, and a block of elements AND, the first inputs of the elements AND of each block of a group of blocks of elements And connected to the corresponding information inputs of the switch, the second inputs which

Description

соединены с соответствуницими управл ющими вхсщами коммутатора, а выходы - подключены к входам „соответствую щих элементов ИЛИ блока элементов ИЛИ, выходы которых соединены с первыми входами соответствующих элемен .тов И блока элементов И, вторые входи которых соединены с синхронизируюmfiM входом ко№1утатора, а выходы - с соответствующими выходами коммутатораare connected to the corresponding control inputs of the switch, and the outputs are connected to the inputs of the corresponding OR elements of the OR block whose outputs are connected to the first inputs of the corresponding elements AND of the block of And elements, the second inputs of which are connected to the synchronizing input of the switch number 1 of the switch, and exits - with the corresponding exits of the switch

Изобретение относитс к телемеханике , технике св зи и вычислительной технике и- может быть использовано в системах передачи и хранени данных дл декодировани двоичных кодов.The invention relates to telemechanics, communication technology and computer technology and can be used in data transmission and storage systems for decoding binary codes.

Известно устройство дл мажоритарного декодировани двоичных кодов, содержащее вспомогательный регистр, мажоритарный элемент, элемент И, элемент ИЛИ и информационный регистр (1 Однако наличие в известном ус ройстве мажоритарного элемента, требующего трехкратного повторени информации , снижает его быстродействие.A device for major decoding of binary codes is known, which contains an auxiliary register, a major element, an AND element, an OR element and an information register (1) However, the presence of a major element in a known device that requires threefold repetition of information decreases its speed.

Наиболее близким по технической сущности к предлагаемому вл етс устройство дл мажоритарного декодировани двоичных кодов, содержащее вспомогательный регистр, первый элемент И, первый элемент ИЛИ и информационный регистр, первый вход перво о элемента И соединен с последр зтельным выходом вспомогательного, регистра , второй вход с входом устройства , а выход - с первым входом первого элемен.та ИЛИ, вход информационного регистра подключен к выходу первого элемента ИЛИ, а последовательный выход - к второму входу первого элемента ИЛИ 2.The closest in technical essence to the present invention is a device for majority decoding of binary codes containing an auxiliary register, the first AND element, the first OR element and the information register, the first input of the first AND element connected to the auxiliary output of the auxiliary register, the second input with the input devices, and the output is with the first input of the first element OR, the input of the information register is connected to the output of the first element OR, and the serial output is connected to the second input of the first element OR 2

Недостатком данного устройства вл етс низкое быстродействие, обусловленное необходимостью трехкратного повторени .The disadvantage of this device is the low speed, due to the need for three repetitions.

Цель изобретени - повышение быстродействи .The purpose of the invention is to increase speed.

Указанна цель достигаетс тем, что в устройство дл мажоритарного декодировани двоичных кодов, содержащее вспомогательный регистр, первый элемент И, первый элемент ИЛИ и информационный регистр, первый вход первого элемента И соединен с последовательным выходом вспомогательного регистра, второй вход с входом устройства , а выход - с первым входом первого элемента ИЛИ, вход информационного регистра подключен к выходу первого элемента ИЛИ, а последовательный выход - к второму входу первого элемента ИЛИ, введены сумматор по модулю два, второй, третий, четвертый, п тый и шестой элементы И триггер, второй, третий и четвертый элементы ИЛИ, первый и второй элементы НЕ, счетчик, дешифратор, генератор тактовых импульсов и коммутатор , причем первый вход сумматора по модулю Два подключен к входу устройства , и к второму входу первого элемента И, второй вход соединен с последовательным выходом вспомогательного регистра, а выход - с первым входом второго элемента И, второй вход которого подключен к первому выходу триггера, а выход соединен с входом вспомогательного регист ра, параллельные выходы которого соединены с вxoдaгvШ второго элемента ИЛИ, выход которого соединен с вторым входом третьего элемента И и с входом первого элемента НЕ, выхоц которого подключен к первым входам четвертого и п того элементов И, вторые входы третьего и п того элементов И соединены с нулевым выходом дешифратора, а выходы их подключены соответственно к входу триггера и первому входу третьего элемента ИЛИ, второй выход триггера соединен с первым выходом устройства и с вторым входом четвертого элемента И, выход которого подключен к второму входу третьего элемента ИЛИ, выход которого соединен с входом второго элемента НЕ и с синхронизирующим входом коммутатора, при этом первый вход шестого элемента И соединен с выходом генератора тактовых импульсов , второй вход с выходом второго элемента НЕ, а выход - -через счетчик подключен к входу дешифратора, нулевой и N-й выходы которого подключены соответственно к первому и второму входам четвертого элемента ИЛИ, К-е (,..., N-1) выходы дешифратора подключены к соответствующим управл ющим входам коммутатора, причем выход четвертого элемента ИЛИ подключен к другому управл ющему входу коммутатора, информационные входы которого соединены с парашлельными выходами информационного регистра, кроме того, выход первого элемента ИЛИ соединен с вторьом, а выходы коммутатора - с третьими выходами устро ства, четвертый выход которого под; ключен к выходу третьего Элемента ИЛИ. Коммутатор содержит группу блоков элементов И, блок элементов ИЛИ иThis goal is achieved in that the device for majority decoding of binary codes containing the auxiliary register, the first AND element, the first OR element and the information register, the first input of the first AND element is connected to the serial output of the auxiliary register, the second input to the device input, and the output with the first input of the first element OR, the input of the information register is connected to the output of the first element OR, and the serial output is connected to the second input of the first element OR, a modulo two is entered, the second, third, fourth, fifth and sixth elements And the trigger, the second, third and fourth elements OR, the first and second elements are NOT, the counter, the decoder, the clock generator and the switch, the first input of the modulo Two is connected to the device input, and to the second input of the first element And, the second input is connected to the serial output of the auxiliary register, and the output to the first input of the second element And, the second input of which is connected to the first output of the trigger, and the output is connected to the input of the auxiliary register, allelic outputs of which are connected to the input of the second element OR, the output of which is connected to the second input of the third element AND and to the input of the first element NOT whose output is connected to the first inputs of the fourth and fifth elements AND, the second inputs of the third and fifth elements AND the output of the decoder, and their outputs are connected respectively to the trigger input and the first input of the third element OR, the second trigger output is connected to the first output of the device and to the second input of the fourth And element, the output of which is connected to The third input OR, whose output is connected to the input of the second element NOT and to the clock input of the switch, the first input of the sixth element AND is connected to the output of the clock generator, the second input to the output of the second element is NOT, and the output is connected through the decoder input, the zero and Nth outputs of which are connected respectively to the first and second inputs of the fourth element OR, Kth (, ..., N-1), the outputs of the decoder are connected to the corresponding control inputs of the switch, and the output of the fourth the OR element is connected to another control input of the switch, the information inputs of which are connected to the parachute outputs of the information register, in addition, the output of the first OR element is connected to the second, and the switch outputs to the third outputs of the device, the fourth output of which is under; The key is to exit the third Element OR. The switchboard contains a group of blocks of AND elements, a block of OR elements and

блок элементов И, причем первые входы элементов И. каждого блока группы блоков элементов И соединены с соответствующими информационными вх дами коммутатора, вторые входы которых соединены с соответствующими управл ющими входами коммутатора, а выходы подключены к входам соотве ствующих элементов ИЛИ блока элементов ИЛИ, выходы которых соединены с первыми входами соответствующих элементов и блока элементов И, вторые входы которых соединены с синхронизирующим входом коммутатора, а выходы - с соответствующими выходами коммутатора.a block of elements AND, the first inputs of the elements I. of each block of a group of blocks of elements AND are connected to the corresponding information inputs of the switch, the second inputs of which are connected to the corresponding control inputs of the switch, and the outputs are connected to the inputs of the corresponding elements OR of the block of elements OR whose outputs connected to the first inputs of the corresponding elements and the block of elements And, the second inputs of which are connected to the sync input of the switch, and the outputs - with the corresponding outputs of the switch.

На фиг. 1 представлена структурна схема устройства дл мажоритарного декодировани двоичных кодов; на фиг. 2 - структурна схема коммутатора .FIG. Figure 1 shows a block diagram of a device for majority decoding of binary codes; in fig. 2 - switch block diagram.

Устройство содержит сумматор 1 п модулю два, вспомогательный регистр 2, элементы 3 - 8 И, элементы 9 12 ИЛИ, информационный регистр 13, триггер 14, элементы 15 ы 16 НЕ, счетчик 17,. дешифратор 18, генерато 19 тактовых импульсов, коммутатор 20, вход 21, выходы 22 - 25 устройства , а коммутатор 20 содержит группу 26, состо щую из блоков 27-1 27-N элементов И, содержащих элементы 28-1 - 28-N И, блок 29 элементов ИЛИ, состо щий из элементов 30-1 30-N ИЛИ и блок 31 элементов И, состо щий из элементов 32-1 - 32-N И .The device contains an adder 1 and a module two, auxiliary register 2, elements 3-8 and elements 9 12 OR, information register 13, trigger 14, elements 15 and 16 NOT, counter 17 ,. the decoder 18, the generator 19 clock pulses, the switch 20, the input 21, the outputs 22 - 25 devices, and the switch 20 contains a group 26, consisting of blocks 27-1 27-N elements And containing elements 28-1 - 28-N And , block 29 of elements OR, consisting of elements 30-1 30-N OR, and block 31 of elements AND, consisting of elements 32-1 - 32-N And.

Первый вход сумматора 1 по модулю два подключе к входу первого элемента 3 И, второй вход соединен с выходом вспомогательного регистра 2, а выход - с входом второго элемента И 1, вход которого подключен к первому входу триггера 14, а выход соединен с входом вспомогательного регистра 2, параллельные и последовательный выходы которого подключены соответственно к входам второго элемента 10 ИЛИ и к входу первого элемента 3 И, выход второго элемента 10 ИЛИ соединен с входом третьего элемента 5 И и с входом первого элемента 15 НЕ, выход которого подключен к входам четвертого и п того элементов 6 и 7 И. Вторие входы третьего и п того элементов 5 и 7 И соединены с выходом дешифратора 18, а выходы их подключены соответственно к входу триггера 14 и входу трет.ьего элемента 11 ШШ, причем выход триггера 14 соединен с выходом 25 устройства и с входом четвертого элемента 6 И, выход которого подключен к входу третьего элемента 11 ИЛИ, выход которого соединен с вы ходом 22 устройства, а также с входом второго элемента 16 НЕ и с синхронизирующим входом коммутатора 20, первый вход шестого элемента 8 И соединен с выходом генератора 19 тактовых импульсов, второй вход с выходо второго элемента 16 НЕ, а выход - с входом счетчика 17. N-й (где N количество разр дов одного сообщени количество выходов дешифратора 18, количество информационных и управл ющих входов коммутатора 20, количество параллельных выходов информационного и вспомогательного регистров 2 и 13, количество блоков 27 элементов И в группе 26, количество элементов 28 И в каждом блоке 27 элементов И группы 26, количество элементов 30 ИЛИ в блоке 29 элементов ИЛИ, количество элементов 32 И в блоке 31 элементов И, количество входов каждого элемента 30 ИЛИ блока 29 элементов ИЛИ) и нулевой выходы дешифратора 18 подключены соответственно к первому и второму входам четвертого элемента 12 ИЛИ. К-е (где , , N-1) управл ющие выходы дешифратора 18 соединены с соответствующими управл ющими входами коммутатора 20, а вход соедине с выходом счетчика 17, выход четвертого элемента 12 ИЛИ подключен к другому управл ющему входу коммутатора 20, информационные входы которого соединены с параллельными выходами информационного регистра 13, первый вход первого элемента 9 ИЛИ подключен к выходу первого элемента 3 И, а второй вход и выход соединены соответственно с выходом и входом информационного регистра 13, выход первого элемента 9 ИЛИ и выход коммутатора 20 соединены с выходами 24 и 23 устройства соответственно , через которые осуществл етс выдача информации -последовательным и параллельным кодами.The first input of the adder 1 is modulo two connected to the input of the first element 3 I, the second input is connected to the output of auxiliary register 2, and the output is connected to the input of the second element I 1, whose input is connected to the first input of trigger 14, and the output is connected to the input of auxiliary register 2, parallel and serial outputs of which are connected respectively to the inputs of the second element 10 OR and to the input of the first element 3 AND, the output of the second element 10 OR is connected to the input of the third element 5 AND and to the input of the first element 15 NOT whose output is connected N to the inputs of the fourth and fifth elements 6 and 7 I. The second inputs of the third and fifth elements 5 and 7 And connected to the output of the decoder 18, and their outputs are connected respectively to the input of the trigger 14 and the input of the third element 11 SHS, and the output trigger 14 is connected to the output 25 of the device and to the input of the fourth element 6 AND, the output of which is connected to the input of the third element 11 OR, the output of which is connected to the output 22 of the device, as well as to the input of the second element 16 NOT and to the synchronization input of the switch 20, the first input of the sixth element 8 and connected to you the generator has 19 clock pulses, the second input from the output of the second element 16 is NOT, and the output is from the counter input 17. Nth (where N is the number of bits of one message, the number of outputs of the decoder 18, the number of information and control inputs of the switch 20, the number of parallel outputs of information and auxiliary registers 2 and 13, the number of blocks 27 elements AND in group 26, the number of elements 28 AND in each block 27 elements AND group 26, the number of elements 30 OR in the block 29 elements OR, the number of elements 32 AND in the block 31 elements , The number of inputs of each element 30, the OR block 29 or elements) and the zero outputs of decoder 18 are respectively connected to first and second inputs of a fourth OR element 12. The K-e (where,, N-1) control outputs of the decoder 18 are connected to the corresponding control inputs of the switch 20, and the input is connected to the output of the counter 17, the output of the fourth element 12 OR is connected to another control input of the switch 20, whose information inputs connected to the parallel outputs of the information register 13, the first input of the first element 9 OR is connected to the output of the first element 3 AND, and the second input and output are connected respectively to the output and input of the information register 13, the output of the first element 9 OR and the output Tatorey 20 are connected to the outputs 24 and 23 of the device, respectively, through which is carried a sequence listing information and parallel codes.

Устройство работает следующим образом.The device works as follows.

В исходном состо нии вспомогател ный и информационный регистры 2 иIn the initial state, the auxiliary and information registers 2 and

13и счетчик 17 обнулены, а триггер13 and counter 17 reset, and the trigger

14установлен в единичное состо ние (под единичным состо нием триггера 14 понимаетс состо ние, когда на его первом выходе действует единичный сигнал). Генератор 19 тактовых импульсов формирует тактовые импульсы с периодом следовани разр дов сообщений.14 is set to the single state (by the single state of the trigger 14 is understood the state when a single signal acts on its first output). The clock pulse generator 19 generates clock pulses with a period of following message bits.

В случае, когда все одноименные разр ды прин тых первых двух сообщений совпадают, третье сообщение не принимаетс и результат декодировани поступает на выход устройства после приема второго сообщени . При этом первое сообщение поразр дно поступает на вход 21 устройства и через сумматор l по модулк два (насумматоре 1 по модулю два поступившие разр ды первого сообщени складываютс с нулем, что не приводит кIn the case when all the same bits of the received first two messages match, the third message is not received and the decoding result is output to the device after receiving the second message. At the same time, the first message of the bit arrives at the input 21 of the device and through the modulator l modulo two (on the modulator 1 modulo two received bits of the first message add up to zero, which does not lead to

их изменению) и элемент 4 И (на пер вом входе элемента 4 И действует единичный сигнал с первого выход триггера 14) принимаетс во вспомогательный регистр 2. Информационный регистр 13 в данном случае сохран ет нулевое состо ние, так как на первый вход элемента 3 И поступает код О ,they are changed) and element 4 AND (at the first input of element 4 AND a single signal acts from the first output of trigger 14) is accepted into auxiliary register 2. Information register 13 in this case saves the zero state, since at the first input of element 3 AND Oh code is coming

При приеме разр дов второго сообщени одноименные разр ды первого сообщени с выхсада вспомогательного регистра 2 поступают на первый вход элемента 3 И и на второй вход сумматора 1 по модулю два. Если i-й разр д первого сообщени равен i и на вход 21 устройства при приеме i-ro разр да второго сообщени посту пает также код 1, то открываетс элемент 3 И и через первый элемент 9 ИЛИ код 1 записываетс в 1-й разр д информационного регистра 13. Если i-й разр д первого сообщени равен Ч, а на вход 21 устройства при приеме i-ro разр да второго сообщени поступает код О, то в 1-м разр де информационного регистра 13 останетс код . Одновременно с приемом разр дов второго сообщени и записью конъюнкции одноименных разр дов первых двух сообщений в информационный регистр 13 с сумматора 1 по модулю два через элемент 4 И во вспомогательный регистр 2 будет приниматьс результат суммировани по модулю два одноименных разр дов первого (поступающего с вспомогательного регистра 2) и второго сообщений . Следовательно, после приема второго сообщени во вспомогательный регистр 2 будет прин т результат суммировани помодулю два, а в информационный регистр 13 конъюнкци одноименных разр дов первых двух сообщений. Во врем приема как первого, так и второго сообщений на нулевом выходе дешифратора 18 и, следовательно, на первых входах элементов 5 и 7 И будет нулевой сигнал (единичный сигнал на нулевом выходе дешифратора 18 по вл етс в случае, когда счетчик 17 зафиксирует число 2 N, где N - разр дность одного сообщени ). Поэтому независимо от того, какие сигналы действуют на вторых входах этих элементов, на их выходах будут нулевые ::игналы. Так как нулевой сигнал, действующий С выхода элемента 5 И, не мен ет сое то ни триггера 14, то и на выходах элементов б и 7 И и элемента 11 ИЛИ также будут действовать нулевые сигналы . Тактовые импульсы с генератора 19 при этом проходит через элемен 8 И (на втором его входе действует единичный сигнал с выхода элемента 16 Н ,и суммируютс счетчиком 17. When receiving the bits of the second message, the same-named bits of the first message from the secondary register 2 auxiliary register are fed to the first input of the element 3 And to the second input of the adder 1 modulo two. If the i-th bit of the first message is equal to i and code 1 is sent to the input 21 of the device when receiving the i-ro bit of the second message, then element 3 is opened And, through the first element 9 OR code 1 is recorded in the 1st bit information register 13. If the i-th bit of the first message is equal to H, and the O code arrives at the input 21 of the device when receiving the i-th bit of the second message, then the 1 st bit of the information register 13 will have a code. Simultaneously with receiving the bits of the second message and recording the conjunction of the same bits of the first two messages into the information register 13 from adder 1 modulo two through element 4, the auxiliary register 2 will receive the result of modulating the two same bits of the first (coming from the auxiliary register 2) and the second message. Consequently, after receiving the second message in the auxiliary register 2, the result of the summation will be modulated by two, and the information register 13 will contain conjunctions of the same bits of the first two messages. During the reception of both the first and second messages, the zero output of the decoder 18 and, therefore, the first inputs of elements 5 and 7 will have a zero signal (a single signal at the zero output of the decoder 18 appears when the counter 17 records the number 2 N, where N is the size of one message). Therefore, regardless of what signals act on the second inputs of these elements, the outputs will be zero :: ignals. Since the zero signal acting from the output of element 5 AND does not change the coherence of either trigger 14, the zero signals will also act on the outputs of elements b and 7 AND and element 11 OR. The clock pulses from the generator 19 at the same time passes through the element 8 I (at its second input a single signal acts from the output of the element 16 N, and is added up by the counter 17.

Как только счетчик 17 зафиксирует число 2N, свидетельствующее о приеме двух сообщений, то на нулевом выходе дешифратора 18 сформируетс единичный сигнал,.Этот сигнал, вопервых , действу через элемент 12 ИЛИ на управл ющий вход коммутатора 20, открывает по второму входу элементы И 28-1 - 28-N группы 26 блоков 27-1 - 27-N элементов И (фиг.2) во-вторйх, при наличии на всех параллельных выходах вспомогательного регистра 2 нулей (это соответствует случаю 1) обеспечивает формирование на выходах элемента 15 НЕ, элемента 7 И и элемента 11 ИЛИ единичного сигнала. Единичный сигнал с выхода элемента 11 ИЛИ, во-первых, проходит через элемент 16 НЕ, закрывает элемент 8 И и прекращает поступление тактовых импульсов на счетчик 17, во-вторых, поступает через синхронизирующий вход коммутатора 20 на вторые входы элементов 32 И блока 31 элементов И и открывает их.As soon as counter 17 detects the number 2N, indicating that two messages have been received, a single signal is formed at the zero output of the decoder 18. This signal, first through the element 12 OR to the control input of the switch 20, opens And 28- at the second input 1 - 28-N group 26 of blocks 27-1 - 27-N elements And (figure 2) secondly, if there are auxiliary register 2 zeros on all parallel outputs (this corresponds to case 1), the element 15 is NOT generated at the outputs, element 7 AND and element 11 OR single signal. A single signal from the output of element 11 OR, first, passes through element 16 NOT, closes element 8 AND stops the flow of clock pulses to counter 17, secondly, enters through the synchronization input of switch 20 to the second inputs of elements 32 AND block 31 of elements And opens them.

Наличие единичного сигнала на вторых входах элементов 28 И группы 26 блоков 27 элементов И и блока 31 элементов И обеспечивает выдачу информации параллельным кодом с параллельных выходов информационного регистра на выходы 23 устройства. Последовательным кодом результат декодировани выдаетс на выход 24 устройства в течение приема второго сообщени (по мере записи конъюнкции одноименных разр дов первых двух сообщений в информационный регистр 13)The presence of a single signal at the second inputs of elements 28 And group 26 of blocks 27 of elements And and block 31 of elements And provides the issuance of information parallel code from the parallel outputs of the information register to the outputs 23 of the device. A sequential code gives the decoding result to the output 24 of the device during the reception of the second message (as the conjunction of the same bits of the first two messages is recorded in the information register 13)

Таким образом, в этом случае результат декодировани как последовательным , так и параллельным кодами будет выдан соответственно на выходы 24 и 23 устройства после приема второго сообщени .Thus, in this case, the result of the decoding by both serial and parallel codes will be issued, respectively, to the outputs 24 and 23 of the device after receiving the second message.

В случае, когда в прин тых /.лрвых двух сообщени х хот бы одна пара одноименных разр дов не совпала, после приема первого и второго сЬобщений принимаютс последовательно разр ды третьего сообщени , а помощью которых происходит исправление ошибок. После исправлени последней сшибки прием третьего сообщени прекращаетс и результат декодировани выдаетс потребителю.In the case when at least one pair of like bits does not match in the received two messages, after receiving the first and second messages, the bits of the third message are received in succession, and with the help of which error correction takes place. After the last error is corrected, the reception of the third message is stopped and the result of the decoding is given to the consumer.

В этом случае при приеме первого и второго сообщений устройство работает аналогично. Отличие состоит в том, что после приема второго сообщени хот бы на одном из параллельных выходов вспомогательного регистра 2, а, следовательно, и на выходе элемента 10 ИЛИ действует единичный сигнал.Этот единичный сигнал при по влении на нулевом выходе дешифратора 18, а следовательно , и на первом входе элемента 5 И разрешающего сигнала (разрешающий сигнал, по вл етс после того как счетчик 17 зафиксирует число 2N) проходит через элемент 5 И и устанавливает триггер 14 в нулевое состо ние (в исходном состо нии три гер 14 находитс в единичном состо нии) . В результате этого закрываетс элемент 4 И и на выходе 25 устройства (соответственно на первом входе элемента 6 И) формируетс еди ничный сигнал, по которому на прием ной стороне стираетс переданна последовательным кодом информаци . Эта информаци вл етс неправильно так как i-e (, .../ N) одноименные разр ды первого и второго сообщений не совпали (значени этих раз р дов будут определ тьс после прие ма i-x разр дов третьего сообщени по совпадению двух из трех одноимен ных разр дов трех сообщений). Кроме того, единичный сигнал с выхода эле мента 10 ИЛИ инвертируетс элементом 15 НЕ и нулевой сигнал с его вы . хода закрывает элементы б и 7 И, в результате чего на выходе 22 уст;ройства , а следовательно, на синхро низирующем входе коммутатора 20 и входе элемента 16 НЕ действует нуле вой сигнал. Под действием нулевого сигнала на синхронизирующем входе закрываютс вторые входы элементов 32 И блока 31 элементов И и информаци с параллельных выходов регистра 13 не поступает на выходы 23 устройства. Под действием нулевого сигнала на входе элемента 16 НЕ на его выходе формируетс единичный сигнал, который разрешает проходить тактовым импульсам с генератора 19 тактовых импульсов через элемент 8 И на счетчик 17, рде продолжаетс их суммирование . Третье сообщение поразр дно посту пает на вход сумматора 1 по модулю два и на вход элемента 3 И. На сумма торе 1 по модулю два происходит поразр дное суммирование третьего сообщени с содержимым вспомогательного регистра 2 (результатом поразр дного суммировани первых двух сообщений ) без записи результата во вспомогательный регистр 2, так как-закрыт элемент 4 И. Пример.. Допустим первое и второе сообщение не совпали в j-м разр де. Это значит, что в j-м разр де вспомогательного регистра 2 имеетс единица. При приеме i-x разр дов третьего сообщени (i j ) на выходе вспомогательного регистра 2, а следовательно., и на первом входе элемента 3 И действует нулевой сигнал (это значит, что все i-e (i j) одноименные разр ды первых двух сбоС щений совпали). На втором входе элемента 3 И в то же врем будут i-e разр ды третьего сообщени ( или 1 J . Наличие- нул на первом входе элемента 3 И приводит к тому, что в течение поступлени всех i-x (i j) разр дов третьего сообщени на первом входе элемента 9 ИЛИ тоже нулевой сигнал и, следовательно, в результате их дизъюнкции с одноименными i-ми (i j) разр дами информационного регистра 13 содержимое регистра 13 не измен етс . Счетчик 17 при этом фиксирует число 2N+i (i j) и на К-м выходе дешифратора, (K-i) по вл етс единичный сигнал. Этот сигкал поступает на управл ющий вход коммутатора 20 и открывает его (т.е. открывает по второму входу элементы 28 И группы 26 блока блоков элементов И. Но в этом случае закрытым остаетс синхронизирующий вход коммутатора 20 (т.е. за.фыты элементы 32 И блока 31 элементов И), так как состо ние остальных узлов устройства не мен етс и на выходах 23 устройства будет нулевой сигнал. На выход 24 устройства при этом выдаютс i-e (i j) разр ды информационного регистра 13. При поступлении на вход 21 устрой ство j-ro () разр да третьего сообщени , на выходе вспомогательного регистра. 2 действует единичный сигнал (так как первые два сообщени в j-м разр де не совпали). Если в этом случае j-й разр д третьего сообщени равен Ч, то она проходит через элемент 3 И и в результате дизъюнкции с j-м разр дом содержимого информационного регистра 13 эта единица оказываетс в j-м разр де 13 (в информационном регистре 13 в разр дах, номера которых соответствуют несовпавшим одноименным разр дам первых двух сообщений, хран тс нули). В-случае, если j-й разр д третьего сообщени равен , на выходе элемента 3 И действует нулевой сигнал и содержимое информационного регистра 13 остаетс неизменным. Таким образом, по значению j-ro разр да третьего сообщени и значению содержимого j-ro разр да информационного регистра 13 осуществл етс коррекци j-ro разр да результата декодировани . В общем случае несовпавшими могут быть несколько одноименных разр дов первых двух сообщений (в вспомогательном реги.стре несколько единиц). Тогда аналогично рассмотрен ному осуществл етс коррекци всех несовпайщих разр дов до исправлени последнего из несовпавших одноИм нрых разр дов первых двух сообщени In this case, when receiving the first and second messages, the device works in a similar way. The difference is that after receiving the second message at least at one of the parallel outputs of the auxiliary register 2, and, consequently, at the output of element 10 OR a single signal acts. This single signal appears at the zero output of the decoder 18, and therefore and at the first input of element 5 of the enabling signal (the enabling signal appears after the counter 17 fixes the number 2N) passes through the element 5 AND and sets the trigger 14 to the zero state (in the initial state three germs 14 are in unit standing). As a result, element 4A is closed, and a single signal is generated at the output 25 of the device (respectively, at the first input of element 6A), using which information transmitted by the serial code is erased at the receiving side. This information is incorrect because ie (, ... / N) the same-named bits of the first and second messages did not match (the values of these bits will be determined after receiving the ix bits of the third message by the coincidence of two of the three of the same-named Dov three messages). In addition, a single signal from the output of element 10 OR is inverted by the element 15 NOT and the zero signal from it you. the stroke closes elements b and 7, with the result that at the output 22 of the device, and, consequently, the sync input of the switch 20 and the input of the element 16 does NOT have a zero signal. Under the action of the zero signal at the synchronization input, the second inputs of elements 32 and block 31 of the elements AND and information from the parallel outputs of the register 13 are not received at the outputs 23 of the device. Under the action of the zero signal at the input of the element 16, a single signal is formed at its output, which allows the clock pulses from the generator of 19 clocks to pass through the element 8 to the counter 17, and their summing continues. The third message, bitwise, is supplied to the input of adder 1 modulo two and to the input of element 3 I. On the sum of torus 1 modulo two, the third message is randomly summed with the content of auxiliary register 2 (the result of bitwise summing of the first two messages) without recording the result in auxiliary register 2, since element 4 is closed. Example. Suppose the first and second messages did not match in the jth bit. This means that there is one in the jth bit of auxiliary register 2. When receiving i-x bits of the third message (i j) at the output of auxiliary register 2, and therefore., The first input of element 3 And the zero signal acts (this means that all the i-e (i j) like bits of the first two conversions coincide). At the second input of the element 3 And at the same time there will be ie bits of the third message (or 1 J. The presence of the first input of the element 3 And results in the fact that during the arrival of all ix (ij) bits of the third message at the first input element 9 OR is also a zero signal and, consequently, as a result of their disjunction with the same i (ij) bits of the information register 13, the contents of register 13 do not change. Counter 17 thus records the number 2N + i (ij) and on K- The output of the decoder, (Ki), is a single signal. This signal goes to the control the switch 20 moves and opens it (i.e., opens on the second input elements 28 and group 26 of the block of blocks of elements I. But in this case, the synchronization input of the switch 20 remains closed (i.e., the elements 32 and block 31 of ), since the state of the remaining nodes of the device does not change and the device outputs 23 with a zero signal. At the output of the device 24, ie (ij) bits of the information register 13 are output. When entering 21, the device j-ro () bit of the third message, at the output of the auxiliary register. 2, a single signal is valid (since the first two messages in the jth bit did not match). If in this case the j-th bit of the third message is equal to H, then it passes through the element 3 AND, and as a result of disjunction with the j-th bit of the contents of the information register 13, this unit is in the j-th bit 13 (in information register 13 in bits, the numbers of which correspond to the unmatched digits of the first two messages, zeros are stored). In the event that the jth bit of the third message is equal, the zero signal is output at the output of element 3 And the contents of information register 13 remain unchanged. Thus, according to the value of the j-ro bit of the third message and the value of the contents of the j-ro bit of the information register 13, the j-ro bit of the decoding result is corrected. In the general case, several bits of the same name of the first two messages may be different (in the auxiliary register several units). Then, similarly to the considered one, all non-matching bits are corrected until the last of the first two messages fails to match.

После исправлени последнего из несрвпавших одноименньлх разр дов на всех параллельных выходах вспомогательного регистра 2 действует нулевой , а на выходах элемента 15 НЕ, элемента 6 И (на первом его входе .единичный сигнал с второго выхода триггера 14) и выходе 22 устройства - единичные сигналы. По единичному сигналу выхода 22 устройства прекращаетс передача третьего сообщени , а единичный сигнал с выхода элемента 11 ИЛИ и К-го выхода дешифратора 18 поступает соответственно .на синхронизирующий вход и соответствующий управл ющий вход коммутатора 20 и открывает вторые входы элементов 28 И блоков 27 элементов И. Под действием этих сигналов информаци параллельным кодом с выходов .регистра 13 через коммутатор 20 .1After correcting the last of the unaligned bits of the same name on all parallel outputs of the auxiliary register 2, the zero signal acts on the outputs of element 15 NOT, element 6 I (at its first input. A single signal from the second output of trigger 14) and output 22 of the device - single signals. The single signal of the device output 22 stops transmitting the third message, and the single signal from the output of element 11 OR and the K-th output of the decoder 18 enters respectively the synchronization input and the corresponding control input of the switch 20 and opens the second inputs of elements 28 AND blocks 27 of the elements AND Under the influence of these signals information is parallel code from the outputs of the register 13 through the switch 20 .1

ступает на выходы 23 устройства. Но дл вьщачи оставшихс N-1 (1 - пос ледний из несовпавших одноименных разр дов первых двух сообщений) последовательным кодом необходимо, что бы устройство продолжало работу до конца приема третьего сообщени .steps on exits 23 devices. But for the remaining N-1 (1 is the last of the same two digits of the same name of the first two messages that did not match), the serial code requires that the device continue to work until the end of the third message reception.

Таким образом, предлагаемое устройство позвол ет выдать прин тоеThus, the proposed device allows to issue a received

сообщение как последовательным, так и параллельным кодами после приема второго сообщени в случае, если ошибка в первых двух сообщени х отсутствует , или после прин того 1-гоthe message with both sequential and parallel codes after receiving the second message if there is no error in the first two messages or after receiving the 1st

разр да третьего сообщени (1 - последний из несовпавших одноименных разр дов первых двух сообщений) если в первых двух сообщени х имеютс ошибки. Это существенно повышаетbit of the third message (1 is the last of the unmatched bits of the first two messages of the same name) if the first two messages have errors. This greatly increases

б лстродействив устройства.b) the device is activated.

2323

Claims

1. DEVICE FOR MAJOR DECODING OF BINARY CODES containing an auxiliary register, the first AND element, the first OR element and information register, the first input of the first AND element connected to the serial output of the auxiliary register, the second input to the device input, and the output to the first input of the first OR element, the information register input is connected to the output of the first OR element, and the serial output is connected to the second input of the first OR element, characterized in that, in order to increase the speed of the device, it introduced an adder modulo two, second, third, fourth, fifth and sixth elements AND, trigger, second, third and fourth elements OR, first and second elements NOT, a counter, decoder, clock and switch, and the first input of the adder module two is connected to the input of the device and to the second input of the first element And, the second input is connected to the serial output of the auxiliary register, and the output to the first input of the second element And, the second input of which is connected to the first output of the trigger, and the output is connected to the input auxiliary register, the parallel outputs of which are connected to the inputs of the second OR element, the output of which is connected to the second input of the third AND element and to the input of the first element NOT, the output of which is connected to the first inputs of the fourth and fifth AND elements, the second inputs of the third and the fifth AND element is connected to the zero output of the decoder, and their outputs are connected respectively to the input of the trigger and the first input of the third OR element, the second output of the trigger is connected to the first output of the device and to the second input of the fourth element And, the output of which is connected to the second input of the third OR element, the output of which is connected to the input of the second element NOT and with the synchronizing input of the switch, while the first input of the sixth element And is connected to the output of the clock, the second input with the output of the second element is NOT, and the output through the counter it is connected to the decoder input, the zero and Nth outputs of which are connected respectively to the first and second inputs of the fourth OR element, K-th (K = 1, ..., N-1) the decoder outputs are connected to the corresponding control switching inputs torus, and the output of the fourth OR element is connected to another control input of the switch, the information inputs of which are connected to the parallel outputs of the information register, in addition, the output of the first OR element is connected to the second, and the outputs of the switch are connected to the third outputs of the device, the fourth output of which is connected to the output third element. OR

2. The device according to claim 1, wherein the switch comprises a group of blocks of AND elements, a block of OR elements, and a block of AND elements, the first inputs of AND elements of each block of a group of blocks of AND elements connected to the corresponding information inputs switches, the second inputs of which are SU, 1077050 are connected to the corresponding control inputs of the switch, and the outputs are connected to the inputs of the corresponding OR elements of the OR block, the outputs of which are connected to the first inputs of the corresponding elements AND of the AND block, the second inputs of which are connected to the synchronizing input of the switch, and the outputs to the corresponding outputs of the switch