SU907787A1

SU907787A1 - Pulse delay device

Info

Publication number: SU907787A1
Application number: SU802942600A
Authority: SU
Inventors: Павел Иванович Луговцов; Павел Павлович Никонович
Original assignee: Предприятие П/Я А-3327
Priority date: 1980-06-23
Filing date: 1980-06-23
Publication date: 1982-02-23

Description

Изобретение относится к импульсной технике и может быть использова· но в устройствах дискретной обработки информации.The invention relates to a pulse technique and can be used in discrete information processing devices.

Известно устройство задержки импульсов, в котором импульсы случай- * ной длительности задерживаются на их длительность, содержащее линию задержки с отводами, подключенными к вентилям элемента ИЛИ, счетный триггер, формирователь £ΊI].A device for delaying pulses is known, in which pulses of random * duration are delayed by their duration, containing a delay line with taps connected to the valves of the OR element, counting trigger, shaper £ ΊI].

Недостатком этого устройства является низкая надежность вследствие его сложности, в особенности для достаточно длинных импульсов, из-за боль-_|5того количества отводов линии и связанных с ними элементов ИЛИ и вентилей.The disadvantage of this device is its low reliability due to its complexity, especially for a sufficiently long pulse, because bol- _{| 5 of} the line number of taps and associated elements and OR gates.

Наиболее близким к предлагаемому по технической сущности является уст- _мройство задержки импульс-ов, содержащее тактовый генератор с подключенными к нему первыми входами вентилями, инвертор, счетный триггер, реверсив ный счетчик и многовходовой вентиль, причем выходы вентилей соединены соответственно с суммирующим и вычитающим входами реверсивного счетчика, выходы которого iподключены к входам многовходового вентиля, выход последнего соединен с установочным входом счетного триггера, другой вход первого вентиля параллельно подключен ко входу устройства и через инвертор к управляющим входам счетного триггера, единичный выход которого соединен с вторым входом второго вентиля Г2].The closest to the proposed technical essence is roystvo Device for _m-s pulse delay, comprising a clock generator connected to it first inputs of gates, an inverter, a counting trigger reversion counter and ny multiinput valve, wherein the outputs of gates connected respectively to the inputs of the summing and subtraction a reverse counter, the outputs of which are connected to the inputs of a multi-input valve, the output of the latter is connected to the installation input of the counting trigger, the other input of the first valve is parallel to the connection to the input device and through an inverter to the control inputs of the counting flip-flop unit the output of which is connected to a second input of the second gate G2].

Недостатком известного устройства является невозможность изменения длительности задержанного импульса, что сужает его функциональные возможности.A disadvantage of the known device is the inability to change the duration of the delayed pulse, which narrows its functionality.

В устройствах дискретной обработки информации часто появляется необходимость укорачивать или удлинять (расширять) длительность импульсов.In devices for discrete information processing often there is a need to shorten or lengthen (expand) the duration of the pulses.

задержанных относительно входного на время, равное его длительности.detained relative to the input for a time equal to its duration.

Эта задача частично реализуется в известном устройстве, в котором импульсы случайной длительности задержи· ₅ваются на их длительность. Однако это устройство не обеспечивает регулирования длительности задержанных импульсов.This task is partially realized in the known device, in which pulses of random duration are delayed by · ₅ for their duration. However, this device does not provide control of the duration of the delayed pulses.

Цель изобретения - расширение ю функциональных возможностей устройства.The purpose of the invention is the expansion of the functionality of the device.

Эта цель достигается тем, что в устройство задержки импульсов, содержащее тактовый генератор, три ts логических элемента И, логический элемент НЕ, реверсивный счетчик и счетный триггер, причем входная шина устройства подключена к первому входу первого логического элемента Ии _wвходу логического элемента НЕ, выход которого соединен с единичным и счетным входами счетного триггера, выходы первого и второго логических элементов И подключены соответственно к суммирующему и вычитающему входам ре* версивного счетчика, выходы которого соединены с входами третьего логического элемента И, единичный выход счетного триггера подключен к выходной шине устройства и первому входу второго логического элемента И, выход третьего логического элемента И соединен с нулевьм входом счетного триггера, введены два делителя частоты, счетные входы которых подключе-³⁵ны к выходу тактового генератора, управляющие входы соединены с входами шинами устройства, а выходы подключены соответственно к вторым входам первого и второго логических элементов И.This goal is achieved by the fact that in a pulse delay device containing a clock, three ts logic elements AND, a logic element NOT, a reversible counter and a counting trigger, and the input bus of the device is connected to the first input of the first logical element And _{w the} input of the logical element NOT, output which is connected to the unit and counting inputs of the counting trigger, the outputs of the first and second logic gates And are connected respectively to the summing and subtracting inputs of the rec * counter, the outputs of which are connected with the inputs of the third logical element And, the single output of the counting trigger is connected to the output bus of the device and the first input of the second logical element And, the output of the third logical element And is connected to the zero input of the counting trigger, two frequency dividers are introduced, the counting inputs of which are connected to the output ³⁵ a clock generator, the control inputs are connected to the inputs by the device buses, and the outputs are connected respectively to the second inputs of the first and second logical elements I.

На чертеже изображена функциональная схема устройства.The drawing shows a functional diagram of the device.

Устройство содержит тактовый генератор 1, первый 2, второй 3 и тре- ⁴⁵тий 4 логические элементы И, логический элемент НЕ 5, первый 6 и второй 7 делители частоты,' реверсивный . счетчик 6, счетный триггер 9.The device contains a clock 1, first 2, second 3 and third ⁴⁵ fourth logic elements AND, logic element NOT 5, the first 6 and second 7 frequency dividers, 'reversible. counter 6, counting trigger 9.

Устройство имеет ... входные шины ⁵⁰10, И.1-11.п, 12.1-12.η и выходную шину 13.The device has ... input buses ⁵⁰ 10, I.1-11.p, 12.1-12.η and output bus 13.

Входная шина 10 подключена к первому входу первого 2 элемента И и к входу элемента НЕ 5, выход которого ⁵⁵соединен с единичным и счетным входами счетного триггера 9. Выходы первого 2 и второго 3 элементов И подк лючены соответственно к суммирующему и вычитающему входам реверсивного счетчика 8, выходы которого соединены со входами третьего 4 элемента И. Единичный выход счетного триггера 9 подключен к выходной шине 13 и первому входу второго 3 элемента И. Выход третьего 4 элемента И соединен с нулевым входом счетного триггера 9. Счетные входы первого 6 и второго делителей частоты подключены к выходу тактового генератора 1 .Input bus 10 is connected to the first input of the first 2 AND elements and to the input of the HE 5 element, the output of which ^{55 is} connected to the unit and counting inputs of the counting trigger 9. The outputs of the first 2 and second 3 AND elements are connected respectively to the summing and subtracting inputs of the reverse counter 8 the outputs of which are connected to the inputs of the third 4 elements I. The single output of the counting trigger 9 is connected to the output bus 13 and the first input of the second 3 elements I. The output of the third 4 elements And is connected to the zero input of the counting trigger 9. Counting inputs of the first 6 and the second frequency dividers are connected to the output of the clock generator 1.

Устройство работает следующим образом.The device operates as follows.

Определив расчетным путем требуемую длительность выходного импульса, производится запись выбранных коэффициентов деления и в первый 6 и второй 7 делители частоты. При этом каждый делитель частоты делит частоту следования тактовых импульсов тактового генератора 1, поступающую на его счетный вход, на записанный в негб коэффициент деления.Having determined by calculation the required duration of the output pulse, the selected division factors are recorded in the first 6 and second 7 frequency dividers. In this case, each frequency divider divides the repetition frequency of the clock pulses of the clock generator 1, arriving at its counting input, on the division coefficient recorded in the negb.

Делители частоты формируют на своих выходах последовательность сигналов, следующих с разной частотой (за исключением случая, когда К, = Кр .Frequency dividers form at their outputs a sequence of signals following at different frequencies (except when K, = Kp.

При поступлении входного импульса на входную шину 10 устройства открывается первый 2 элемент И, подключая выход первого 6 делителя частоты к суммирующему входу реверсивного счетчика 8. Реверсивный счетчик считает в прямом направлении поступающие на его вход импульсы вплоть до окончания входного импульса. ·When an input pulse arrives at the input bus 10 of the device, the first And element 2 opens, connecting the output of the first 6 frequency divider to the summing input of the reversing counter 8. The reversing counter counts the impulses arriving at its input in the forward direction until the end of the input pulse. ·

По окончании входного импульса закрывается элемент И 2, отключая суммирующий вход реверсивного счетчика от выхода первого 6 делителя частоты.At the end of the input pulse closes the And 2 element, disconnecting the summing input of the reverse counter from the output of the first 6 frequency divider.

В реверсивном счетчике 8 оказывается записанным число, пропорциональное длительности входного импульса.In the reverse counter 8, a number proportional to the duration of the input pulse is recorded.

Сигнал высокого уровня, появляющийся по окончании входного импульса на выходе элемента НЕ 5, воздействует на единичный и счетный входы триггера 9, в результате чего на единичном выходе этого триггера формируется передний фронт выходного импульса. Выходной импульс открывает второй 3 элемент И, соединяя выход второго 7 делителя частоты с вычитающим входом реверсивного счетчика 8. Реверсивный счетчик начинает считать в обратном направлении до обнуления.A high level signal that appears at the end of the input pulse at the output of the element HE 5 acts on the single and counted inputs of the trigger 9, as a result of which a leading edge of the output pulse is formed on the single output of this trigger. The output pulse opens the second 3 element And, connecting the output of the second 7 frequency divider with the subtracting input of the reversing counter 8. The reversing counter begins to count in the opposite direction to zero.

При обнулении реверсивного счетчика 8 на выходе третьего 4 элемента И появляется сигнал высокого уровня, который устанавливает триггер 9 в нулевое состояние, формируя тем самым задний фронт выходного импульса. При этом закрывается второй 3 элемент И, отключая вычитающий вход реверсивного счетчика 8 от выхода второго 7 делителя частоты. В результате с выходной гаины 13 снимается импульс, задержанный относительно входного на время, равное его длительности, и имеющей заданную длительность.When zeroing the reversible counter 8 at the output of the third 4 element And, a high level signal appears, which sets the trigger 9 to the zero state, thereby forming the trailing edge of the output pulse. This closes the second 3 AND element, disabling the subtracting input of the reverse counter 8 from the output of the second 7 frequency divider. As a result, an impulse delayed relative to the input by a time equal to its duration and having a predetermined duration is removed from the output engine 13.

Введение в устройство задержки импульсов двух делителей частоты с любым коэффициентом деления и новых связей, обеспечивающих взаимодействие всех боков устройства, позволяет расширить функциональные возможности устройства задержки импульсов.Introduction to the pulse delay device of two frequency dividers with any division factor and new connections providing interaction of all sides of the device allows expanding the functionality of the pulse delay device.

Расширение функциональных возможностей обеспечивается за счет применения в устройстве задержки импуль- 25 сов регулирования длительности задержанных импульсов. При этом обеспечивается возможность их расширения или сжатия в широком диапазоне. Регулирование длительности импуль- 30 сов происходит за счет изменения |скорости реверсивного счетчика в прямом или обратном направлениях при суммировании или вычитании фиксированного числа тактовых импульсов. 35 Таким образом, изобретение позволяет расширить функциональные возможности устройства задержки импульсов, так как кроме своего прямого назначения (задержки импульсов) уст- 40 ройство может дополнительно выполнять функции формирований и расширения импульсов.The expansion of functionality is ensured by the use of 25 pulses in the device for delaying the duration of delayed pulses. This provides the possibility of their expansion or contraction in a wide range. The regulation of the pulse duration of 30 ow occurs by changing the speed of the reversing counter in the forward or reverse directions when adding or subtracting a fixed number of clock pulses. 35 Thus, the invention allows to expand the functionality of the pulse delay device, since in addition to its direct purpose (pulse delay), the device can additionally perform the functions of pulse shaping and expansion.

Claims

The invention relates to a pulse technique and can be used in a device for discrete information processing. Known mouth | A pulse delay event in which random duration pulses are delayed by their duration, containing a delay line with taps connected to the gate valves OR, counting trigger, driver (l). A disadvantage of this device is low reliability due to its complexity, especially for sufficiently long pulses, due to the large number of line taps and associated OR elements and gates. The closest to the proposed technical entity is a pulse delay device containing a clock generator with the first inputs connected to it, an inverter, a counting trigger, a reversible counter and a mini-inlet gate, the outputs of the valves being connected respectively to the summing and subtracting inputs of the reversible counter, the outputs of which i are connected to the inputs of the multi-input valve, the output of the latter is connected to the installation input of the counting trigger, another input of the first valve in parallel is connected It is connected to the input of the device and through the inverter to the control inputs of the counting trigger, the single output of which is connected to the input of the second C 2 J valve. A disadvantage of the known device is the inability to change the delayed pulse duration, which reduces its functionality. is the need to shorten or lengthen (widen) the pulse duration. 390 detainees with respect to the input at the time, equal to its duration. This task is partially implemented in a known device in which pulses of random duration are delayed by their duration. However, this device does not control the duration of the delayed pulses. The purpose of the invention is to expand the functionality of the device. This goal is achieved by the fact that, in the pulse delay system, which contains a clock generator, three logical elements AND, a logical element NOT, a reversible counter and a counting trigger, the input bus of the device connected to the first input of the first logical element AND and the input of a logical element NOT, output which is connected to the single and counting inputs of the counting trigger, the outputs of the first and second logic elements And are connected respectively to the summing and subtracting inputs of the reversible counter, the outputs of which are connected the inputs of the third logic element I, the unit output of the counting trigger is connected to the output bus of the device and the first input of the second logic element I, the output of the third logic element I is connected to the zero input of the counting trigger, two frequency dividers are introduced, the counting inputs of which are connected to the output of the clock generator, the control inputs are connected to the inputs {by the fault of the device, and the outputs are connected respectively to the second inputs of the first and second logic elements I. The drawing shows the functional diagram of the device oystva. The device contains a clock oscillator 1, the first 2, the second 3 and the third 4 logic elements And, the logical element NOT 5, the first 6 and second 7 frequency dividers, the reversible counter 6, the counting trigger 9. The device has - input tkgaa 10, Il.l- ll.n, 12.1-12.p and output bus 13. Input bus 10 is connected to the first input of the first 2 element I and to the input of the element NO 5, the output of which is connected to the single and counting inputs of the counting trigger 9. The outputs of the first 2 and second 3 elements And are connected respectively to the summing and subtracting inputs of the reversible counter 8, the outputs of which are connected to the inputs of the third 4 element I. A single output of the counting trigger 9 is connected to the output bus 13 and the first input of the second 3 element I. The output of the third 4 element I is connected to the zero input of the counting trigger 9. The counting inputs of the first 6 and second 7 frequency dividers connected to the output of the clock generator I. The device operates as follows. Having determined by calculation the required output pulse duration, the selected division factors K and K are written to the first 6 and second 7 frequency dividers. In addition, each frequency divider divides the frequency of the clock pulses of the clock generator 1, arriving at its counting input, by the division factor recorded in neg5. Frequency dividers form at their outputs a sequence of signals with different frequencies (except for the case of KO.) When an input pulse arrives on the input bus 10 of the device, the first 2 And element opens, connecting the output of the first 6 frequency divider to the summing input of the reversing counter 8. The up / down counter counts in the forward direction the input to its input pulses up to the end of the input impulse. At the end of the input impulse, the And 2 element closes, disconnecting the summations of the reverse input the counter 8 from the output of the first 6 frequency divider. In the reverse counter 8 there is a recorded number proportional to the duration of the input pulse. The high level signal that appeared at the end of the input pulse at the output of the element HE 5 affects the single and counting inputs of the trigger 9, as a result The front edge of the output pulse is formed at the single output of this trigger. The output pulse opens the second element 3, connecting the output of the second 7 frequency divider with the subtracting input of the reversing counter 8. Reverse yly counter begins to count in reverse direction to zeroing 59 When resetting down counter 8 at the output of the third AND gate 4 is at the high level signal that sets the trigger 9 in the null state, thereby forming the trailing edge of the output pulse. At the same time, the second 3 AND element is canceled by disconnecting the subtracting I of the reversing counter 8 from the output of the second 7 frequency divider. As a result, an output pulse is removed from the output bus 3, which is delayed relative to the input for a time equal to its duration and having a predetermined duration. The introduction of two frequency dividers into the delay device with any division factor and new connections ensuring the interaction of all sides of the device allows extending the functionality of the pulse delay device The expansion of functional capabilities is provided by using delay delay pulses in the device for delaying the pulses. This provides the possibility of their expansion or contraction in a wide range. Adjusting the pulse duration occurs by changing the speed of the reversible counter in the forward or reverse directions when summing or subtracting the xsirovanny number of clock pulses. Thus, the invention allows us to extend the capabilities of the pulse delay device, since in addition to its direct purpose (pulse delay The device may additionally perform the functions of formation and expansion of pulses. Claims of the invention: in pulse delay, containing a clock generator, three AND elements, a logical element NOT, a reversible counter and an account trigger, with the input bus connected to the first input of the first logical element AND and the input of the logical element NOT whose output is connected with single and counting inputs of the counting trigger, the outputs of the first and second, logic elements And are connected respectively to the summing and subtracting inputs of the reversible counter, the outputs of which are connected to the inputs t The second logical element And the single output of the counting trigger is connected to the output bus of the device and the first input of the second logical element And, the output of the third logical element And is connected to the zero input of the counting trigger, characterized in that, in order to expand its functionality, it has two divisors frequencies, the counting inputs of which are connected to the output of the clock generator, the control inputs are connected to the device INPUT and buses, and the outputs are connected to the second inputs of the first and second logs, respectively chemical elements I. Istochiiki information received into account in the examination 1. USSR Author's Certificate 520,697, cl. H 03 K 17/28, 1975,

2. USSR author's certificate 687596, cl. H 03 5/13, 04/25/78 (prototype).

- g

- t

Jf 7 it

Bomb

t