SU907734A2 - Преобразователь посто нного напр жени в переменное - Google Patents
Преобразователь посто нного напр жени в переменное Download PDFInfo
- Publication number
- SU907734A2 SU907734A2 SU802906535A SU2906535A SU907734A2 SU 907734 A2 SU907734 A2 SU 907734A2 SU 802906535 A SU802906535 A SU 802906535A SU 2906535 A SU2906535 A SU 2906535A SU 907734 A2 SU907734 A2 SU 907734A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- counter
- output
- output voltage
- code
- duration
- Prior art date
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
чика, а выходами св занный с управл ющими входами соответствующих ключевых элементов суммирующего блока, причем в каждую из чеек суммирующего блока дополнительно введены последовательно соединенные источник напр жени и ключевой элемент , которые подключены параллельно одному из ключевых элементов чейки, при этом силовые электроды другого ключевого элемента вл ютс выходами чейки.
На фиг. 1 представлена структурна схема преобразовател ; на фиг. 2 - суммирующий блок; на фиг. 3 - блок управлени ; на фиг. 4 - схема сравнени кодов разр дностью М поразр дным сравнением; на фиг. 5 - дещифратор преобразующий четырехзар дный двоичный код в троичный.
Преобразователь (фиг. 1) содержит блок 1 управлени , один из выходов которого св зан с управл ющими входами инвертора 2 силовой суммирующий блок 3, выход которого соединен с силовым входом инвертора, последовательно соединенные измерительный выпр митель 4 и аналого-цифровой блок (АЦБ) 5, причем вход выпр мител подключен к выходу инвертора, цифровой компаратор 6, одним из входов подключенный к выходу АЦБ, а другим - к цифровому выходу блока управлени , логические схемы 7 и 8 совпадени , одни из входов которых соединены с выходами цифрового компаратора, а другие входы подключены к выходу генератора 9 импульсов, реверсивный счетчик 10, входами соединенный с выходами схем совпадени , а также дещифратор 11, входами соединенный с выходами реверсивного счетчика 10, а выходами св занный с управл ющими входами суммирующего блока 3. Вы ход инвертора 2 вл етс выходом преобразовател .
Блок 1 управлени (фиг. 3) включает в себ задающий генератор 12, счетчик длительности ступеней 13, посто нное запоминающее устройство (ПЗУ) 14, реверсивный счетчик 15 управлени , триггер 16 управлени реверсивным счетчиком триггер 17 управлени работой инвертора, схему 18 сравнени кодов, а также схемы И 19 и 20, ИЛИ 21 и НЕ 22 необходимые дл функционировани блока управлени . ПЗУ 14 содержит числа, записанные в двоичном коде, которые соответствуют длительности. Дещифратор 11 (фиг. 5) содержит декодер 23 и линейный дещифратор на схемах 24 - 27 совпадени .
Суммирующий блок 3 (фиг. 2) выполнен в виде последовательно соединенных по выходу силовых чеек кажда из которых содержит две последовательно соединенных источника напр жени Uj, и U, , причем U-n и , к точке соединени и выходным зажимом которых подключены ключевые элементы К, , К ,м и Кг/щ - Другие силовые электроды ключевых элементов соединены в общую точку, а силовые электроды ключевого элемента KZM, вл ютс выходами чейки . При этом Lf, ...Un , 1де DO - щаг квантовани .
Преобразователь работает следующим образом.
На цифровом выходе X блока 1 управлени формируетс двоичный параллельный многоразр дный код, в любой момент времени соответствующий величине заданной аппроксимированной синусоиды. Квазисинусоидальное напр жение с выхода инвертора
0 2 после выпр млени в выпр мителе 4 поступает на вход АЦБ 5, где преобразуетс в двоичный многоразр дный код У, соответствующий величине реального выходного напр жени . Управл ющие коды X и У поступают на входы цифрового компаратора 6, в котором посто нно происходит сравнение этих кодов и вырабатываютс команды и «Х У. Эти команды в виде разрещающих сигналов поступают на один из входов схем 7 и 8 совпадени , в то врем как на другие их входы поступают импульсы с выхода генератора 9. Таким образом , импульсы с выхода генератора 9 поступают на суммирующий либо на вычитающий входы реверсивного счетчика 10, на выходе которого формируетс двоичный управл ющий код, соответствующий увеличению или уменьщению выходного напр жени .
Далее управл ющий код поступает на входы дещифратора 11, в котором в каждый
0момент времени осуществл етс преобразование двоичного управл ющего кода в троичный . Троичный управл ющий код с выхода дешифратора 11 поступает на соответствующие управл ющие входы суммирующего бло ,ка 3.
1Суммирующий блок 3 позвол ет преобразовать троичный управл ющий код в аналоговое напр жение и при этом включает в себ минимальное число ключевых элементов , так как троичный код вл етс оптид мальным по числу реализующих элементов.
Блок 1 управлени (фиг. 3) осуществл ет формирование сигналов управлени работой силовых ключей суммирующего блока 3 и инвертора 2 в виде двоичного параллельi ного многоразр дного кода.
Когда в счетчиках 13 и 15 записаны нулевые коды, а триггер 16 находитс в состо нии «1. При этом на выходе ИВУ 14 устанавливаетс код, выбираемый по адресу «О и соответствующий длительности нулевой ступени. С выхода генератора на счетный вход счетчика 13 непрерывно поступают импульсы опорной частоты. При наборе в счетнике 13 кода, соответствующей длительности первой ступени, сигнал с выхода
Claims (2)
- 5 схемы 18 сравнени кодов через открытую схему 19 совпадени поступает на суммирующий вход реверсивного счетчика 15. При этом измен етс его состо ние на «1. Кроме того, обнул етс счетчик 13. Изменение состо ни счетчика 15 вызывает изменение информации на выходе ПЗУ 14, котора теперь соответствует длительности первой ступени, а также вызывает включение источника в сумматоре 3. Счетчик 13 длительности ступеней повторно заполн етс импульсами генератора 12 до того момента, пока не произойдет набор кода, соответствующего длительности первой ступени, поступающего с ПЗУ. Аналогичным образом происходит формирование управл ющего кода реверсивного счетчика 15 дл всех последующих ступеней первой четверти периода за исключением верхней ступени. В ПЗУ записываетс число, соответствующее половине длительности верхней ступени.При наборе этого кода в счетчике 13 импульс с схемы 18 сравнени переполн ет реверсивный счетчик 15 (его состо ние становитс 000.0). Импульс переполнени счетчика 15 с выхода -fP опрокидывает триггер 16 и задним фронтом через сборку 21 вычитает единицу из счетчика. Таким образом, после формировани первой половины верхней ступени выход схемы сравнени оказываетс подключенным к вычитающему входу счетчика 15, т.е. с выхода ПЗУ подаетс код, соответствующий длительности половины верхней ступени. При наборе в счетчике 13 кода, соответствующего половине верхней ступени, импульс с выхода схемы 18 сравнени поступает на вычитающий вход счетчика 15, уменьшает его состо ние на единицу и т. д. При переходе счетчика 15 через происходит опрокидывание триггеров 16 и 17 и аналогично формируетс отрицательна полуволна выходного напр жени . Триггер 17 предназначен дл управлени работой ключей инвертора
- 2. Использование новых блоков и св зей обеспечивает более высокое качество выходного напр жени при одновременном повышении точности стабилизации. При наличии , например, 6 чеек, т. е. 12 ключевых элементов, в составе суммирующего блока 1 известное устройство позвол ет реализовать 64 уровн выходного напр жени , а предлагаемый преобразователь при наличии 4 чеек, т. е. тоже 12 ключевых,элементов , позвол ет формировать 31 уровень выходного напр жени . Кроме того, щаг квантовани выходного напр жени в предлагаемом преобразователе существенно меньще , чем в известном, при равном числе ключевых элементов. Таким образом, изобретение обеспечивает более высокое качество выходного напр жени , повыщенную точность его стабилизации , более качественную стабильность гармонического состава выходного напр жени за счет првыщенной точности стабилизации как в установившемс , так и в динамическом режимах работы. Формула изобретени Преобразователь посто нного напр жени в переменное по авт. св. № 813629, отличающийс тем, что, с целью повышени качества выходного напр жени путем уменьщени его коэффициента нелинейных искажений при повышенной точности стабилизации , в него введен дешифратор, входами соединенный с выходами реверсивного счетчика, а выходами св занный с управл ющими входами соответствующих ключевых элементов суммирующего блока, при этом в каждую из чеек суммирующего блока дополнительно введены последовательно соединенные источник напр жени и ключевой элемент, которые подключены параллельно одному из ключевых элементов чейки , при этом силовые электроды другого ключевого элемента вл ютс выходом чейки.J :::М1:м7
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802906535A SU907734A2 (ru) | 1980-04-09 | 1980-04-09 | Преобразователь посто нного напр жени в переменное |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802906535A SU907734A2 (ru) | 1980-04-09 | 1980-04-09 | Преобразователь посто нного напр жени в переменное |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU813629A Addition SU160073A1 (ru) | Способ защиты металлов от коррозии в воде и водных растворах |
Publications (1)
Publication Number | Publication Date |
---|---|
SU907734A2 true SU907734A2 (ru) | 1982-02-23 |
Family
ID=20888230
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU802906535A SU907734A2 (ru) | 1980-04-09 | 1980-04-09 | Преобразователь посто нного напр жени в переменное |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU907734A2 (ru) |
-
1980
- 1980-04-09 SU SU802906535A patent/SU907734A2/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CA1287172C (en) | D/a converter for digital signals represented by a 2's complement | |
KR100286326B1 (ko) | 인터리빙샘플링아나로그/디지탈변환기 | |
SU907734A2 (ru) | Преобразователь посто нного напр жени в переменное | |
CN111628772A (zh) | 高速高精度时间域模数转换器 | |
US3990073A (en) | Digital signal processing arrangement using a cascaded integrator function generator | |
US4851844A (en) | D/A converter with switched capacitor control | |
SU1084941A1 (ru) | Двухфазный генератор гармонических сигналов | |
JP2002314419A (ja) | A/d変換回路 | |
US4290050A (en) | Digital-analog converter utilizing fibonacci series | |
JPH04129332A (ja) | 逐次比較型a/d変換装置 | |
Carbone et al. | Conversion error in D/A converters employing dynamic element matching | |
SU924846A1 (ru) | Устройство дл определени канала с наибольшим выходным напр жением | |
JP2904239B2 (ja) | A/d変換回路 | |
SU1066004A1 (ru) | Способ преобразовани переменного напр жени в посто нное и устройство дл его осуществлени | |
JP3016094B2 (ja) | 2重積分型ad変換器 | |
SU942058A1 (ru) | Функциональный генератор | |
SU1656574A1 (ru) | Устройство дл сжати информации | |
SU999146A1 (ru) | Устройство дл определени канала с экстремальным уровнем выходного напр жени | |
SU1190457A1 (ru) | Цифровой синтезатор частот | |
SU1332546A2 (ru) | Устройство контрол качества радиотелефонных каналов св зи | |
SU1170570A1 (ru) | Устройство для управления двенадцатифазным мостовым инвертором | |
SU760442A1 (ru) | Преобразователь импульсов частоты следования в код 1 | |
SU841111A1 (ru) | Преобразователь напр жени в код | |
SU1234853A1 (ru) | Функциональный генератор | |
SU885947A1 (ru) | Устройство регулировани уровн квантовани |