Claims (1)
Изобретение относитс к передаче дискретных сообщений и может быть использовано дл обеспечени тактовой синх ронизации приемной части аппаратуры. Известно устройство тактовой синхронизации , содержащее последовательно соединенные блок управлени , первый управл емый делитель и фазовый дискриминатор выходы которого подключены к суммирующему и вычитающему входам первого реверсивного счетчика, а также задающий генератор , интегратор и последовательно соединенные первый триггер и первый элемент И, при этом выход задающего генератора подключен к второму входу первого управл емого делител 1 . Однако известное устройство обладает низкой точностью и малым быстродействием фазировани . Цель изобретени - повышение точности и быстродействи фазировани . Цель достигаетс тем, что в устройство тактовой синхронизации, содержащее последовательно соединенные блок управлени , первый управл емый делитель и фазовый дискриминатор, выходы которого подключены к суммирующему и вычитающему входам первого реверсивного счетчика , а также задающий генератор, интегратор и последовательно соединенные первый триггер и первый элемент И, при этом вход задающего генератора подключен к второму входу первого управл емого делител , введены последовательно соединенные второй управл емый делитель, первый элемент задержки, второй реверсивный счетчик, первый дешифратор и коммутатор, а также формирователь переднего фронта импульса, делитель, второй элемент задержки, второй и третий дешифраторы и последовательно соединенные второй триггер и второй элемент И, к второму входу которого, а также второму входу первого И, вычитающему и суммирующему входам второго реверсивного счетчика подключены соответствующие выходы фазового аискриминатора , авыходы первого и второго эле (ментов И подключены соответственно к суммирующему и вычитающему входам блока управлени , к тактовому входу кото рого подключен второй выход первого управл емого делител , к управл ющим входам которого подключены выходы второго дешифратора, ко входам которого и входам третьего деши4ратора подключены выходы интегратора, ко. входу которого подключен выход формировател передне- го фронта импульса, вход которого объединен с информационным входом фазового дискриминатора, а к сбросовому входу интегратора через второй элемент задержки и тс управл ющим входам второго и третьего дешифраторов .непосредственн подключен выход делител , к счетному входу которого и счетному входу второго управл емого делител подключен первый выход первого управл емого делител , при этом выходы третьего дешифратора подключены ко входам установки начальных состо ний второго управл емого делител , выход которого подключен к упра л ющему входу первого дешифратора, а выходы первого реверсивного счетчика подключены к установочным входам первого и второго триггеров, к сбросовым (Входам которых подключены выходы коммутатора , к вторым входам которого подключены вторые выходы первого реверсивного счетчика. На чертеже представлена структурна электрическа схема устройства. Устройство тактовой синхронизации со держит первый и второй элементы задерж ки 1 и 2, первый и второй управл емые делители 3 и 4, первый и второй реверсивные счетчики 5 и 6, первый, второй и третий дешифраторы 7-9, фазовый дискриминатор Ю, коммутатор 11, форм рователь 12 переднего фронта импульса, делитель 13, первый и второй триггеры 14 и 15, интегратор 16, первый и второй элементы И 17 и 18, задающий генератор 19, блок 20 управлени . Устройство работает следующим образом . Последовательность импульсов высокой частоты поступает с выхода задаклцего генератора 19 на вход первого управл емого делител 3, на выходе которого фор мируетс последовательность тактовых импульсов, следуемых с частотой, близкой к скорости .аискретной модул ции (скорости телеграфировани ) принимаемы сообщений, поступающих на информационные входы фазового дискриминатора 10 и формировател 12 переднего фронта импульса . Фазовый дискриминатор 1О осуществл ет сравнение фазы принимаемых элементов сообщени с фазой тактовых нмпуль сов и прв их несовпадении на одном из его выходов формируетс корректирующий импульс (добавлени или вычитани ), поступающий на соответствующие входы (суммирующие или вычитающие) реверсивных счетчиков 5 и 6. Первый реверсивный счетчик 5, осуществл защиту от ложной подстройки частоты при случайных искажени х принимаемых элементов сообщени , производит усреднение входных величин. ЕС; и число импульсов, поступак на один из входов (например, суммирующий ) первого реверсивного счетчика 5, превышает число импульсов, поступивших на его второй вход (вычитающий), на величину, равную коэффициенту пересчета первого реверсивного счетчика 5, на одном из выходов его последних разр дов ( в данном случае выходе разр да добавлени ) формируетс импульс, устанавливающий соответствующий триггер (в данном случае первый триггер 14) в единичное состо ние. Вследствие этого импульсы добавлени проход т через первый элемент И 17 на суммирующий вход блока 20 управлени без усреднени . Сброс первого триггера 14 в нулевое состо ние дл защиты от случайных искажений принимаемых элементов сообщени производитс через коммутатор 11 сигналом с выхода промежуточного разр да вычитани первого реверсивного счетчика 5, т е. частично усредненным сигналом. Работа второго триггера 15 и второго элемента И 18 полностью аналогична работе первого триггера 14 и первого элемента И 17. При этом установка второго триг гера 15 в единичное состо ниепроизводитс максимально усредненным импульсом с выхода последнего разр да вычитани первого реверсивного счетчика 5, а его перевод в нулевое состо ние осущестгп етс через коммутатор 11 частично усредненным сигналом с выхода промежуточного разр да добавлени первого реверсивного счетчика 5. Дл повышени быстродействи и точности фазировани в услови х сильных помех коэффициент частичного усреднени сбросовых сигналов сделан переменным, т. е. коммутатор 11 осуществл ет коммутацию сбро совых входов первого и второго тригге ров 14 в 15 с выходами определенных разр дов добавлени и вычитани первого реверсивного счетчика 5 в зависимости от ТОГО; на каком из выходов коммутато ра 11 сформирован уровень напр жени логической единицы. Сигнал на определен ном выходе первого дешифратора 7 форми руемс в зависимости от кода числа, заюгасанного во второй реверсивный счетчик 6, т. е. в зависимости от соотношени числа импульсов добавлени и вычитани , поступивших с выхода фазового дискриминатора 10 за промежуток времени между двум импульсами на выходе второго управл емого делител 4. Сброс второго реверсивного счетчика 6 осуществл етс импульсом с выхода второго управл емого делител 4, задержанным первым элементом задержки 1 на врем , приблизительно равное длительности импульса, емкость второго ревернсивного счетчика 6 выбираетс достаточной дл того, чтобы за врем между дву- м сбросовыми импульсами не происходи ло его переполнение. Сигналы с выходов первого и второго элемента И 17 и 18 поступают на. суммирующий и вычитающий входы блока 20 управлени , вследствие чего измен етс коли ество импульсов высокой частоты , подвергаемых делению в первом управл емом делителе 3. И таким образо осуществл етс подстройка фазы и час- тоты следовани тактовых импульсов на выходе устройства. Шаг подстройки (дискретизации) часто ты, т. е. величина смешени тактового импульса на выходе устройства от его основного положени , приход ща с на один добавленный или исключенный импульс, подвергаемый делению в первом управл емом делителе 3, устанавливаетс в зависимости от того, на каком из выходов второго дешифратора 8 имеетс ур вень напр жени логической единицы. Уровень напр жени логической единицы на определенном выходе второго дешифра тора 8 устанавливаетс в зависимости от показаний интегратора 16, на вход которого с выхода формировател 12 переднего импульса поступают импульсы , соответствующие моменту перехода группы принимаемых элементов сообщени из состо ни логического нул в состо ние логической единицы. Ввод показаний интегратора 16 во второй и третий дешифраторы 8 и 9 производитс через промежуток времени, равный перио ду следовани импульсов на выходе делител 13 и определ ющий число элементов принимаемого сообщени , анализ которог характеризует среднюю частоту чередоваКИЯ единичных и нулевых посылок в принимаемом сообщении, т, е. их статичеокую характеристику. Емкость интегратора 16 выбираетс достаточной дл того, чтобы за врем между двум сбросовыми импульсами, поступающими с выхода делител 13 через второй элемент задержки 2 не происходило его переполнение . Чем чаще чередуютс единичные и нулевые зл деить} нпи их группы в составе принимаемых сообщений, тем выше показани интегратора 16 и тем меньше шаг подстройки частоты первого управл емого делител 3, устанавливаемый вторым дешифратором 8. Аналогичным образом интегратор 16 управл ет третьим деши(}фатором 9, код сигнала на вьисоде которого поступает на группу установочных входов управл емого делител 4, измен коэффициент его делени , а следовательно и врем , в продолжении которого вторым реверстюным счетчиком 6 определ ютс соотношени числа импульсов добавлени и вычитани , формируемых фазовым дискриминатором 1О, Таким образом данное устройство обеспечивает повышение точности и быстродействи фазировани за счет введени автоматического изменени шага дискретизации подстройки частоты, а также введением блокировки усреднени корректирующих импульсов добавлени и автоматическим изменением коэффициента усреднени импульсов сброса блокировочных триггеров . Формула изобретени Устройство тактовой синхронизации, содержащее последовательно соединенные блок управлени , первый управл емый де- итель и фазовый дискриминатор, выходы которого подключены к суммирующему и вычитающему входам первого реверси&ного счетчика, а также задающий генератор , интегратор и последовательно соединенные первый триггер и первый элемент И, при этом выход задающего генератора подключен к второму входу nej вого управл емого, делител , отличающеес тем, что, с целью повышени точности и быстродействи фазировани в него, введены последовательно соединенные второй управл емый делитель, первый элемент задержки, второй реверсивный счетчик, первый дешифратор и коммутатор , а также формирователь переднегоThe invention relates to the transmission of discrete messages and can be used to provide clock synchronization of the receiving part of the equipment. A clock synchronization device is known that contains a control unit connected in series, the first controllable divider and phase discriminator whose outputs are connected to the summing and subtracting inputs of the first reversing counter, as well as the master oscillator, the integrator and the first trigger connected in series the generator is connected to the second input of the first controlled divider 1. However, the known device has low accuracy and low phasing speed. The purpose of the invention is to improve the accuracy and speed of phasing. The goal is achieved in that a clock synchronization device containing a serially connected control unit, a first controlled divider and a phase discriminator, the outputs of which are connected to the summing and subtracting inputs of the first reversible counter, as well as the master oscillator, integrator and serially connected first trigger and first element And, while the input of the master oscillator is connected to the second input of the first controlled divider, the second controlled divider is connected in series, the first the second delay element, the second reversible counter, the first decoder and switch, as well as the front edge pulse former, the divider, the second delay element, the second and third decoders, and the second trigger and the second element, in series, the second input of which, as well as the second input of the first And, to the subtracting and summing inputs of the second reversible counter, the corresponding outputs of the phase ascriminator are connected, the outputs of the first and second ele (electors And are connected respectively to the summing and subtracting in to the moves of the control unit, to the clock input of which the second output of the first controlled divider is connected, to the control inputs of which are connected the outputs of the second decoder, to the inputs of which and the inputs of the third decoder the integrator the input of which is connected to the output of the front-edge pulse former, the input of which is combined with the information input of the phase discriminator, and to the reset input of the integrator via the second delay element and the control inputs of the second and third decoder directly connected to the output of the divider; To the input of the second controlled divider, the first output of the first controlled divider is connected, while the outputs of the third decoder are connected to the inputs of the installation of the initial states of the second controller divider, the output of which is connected to the control input of the first decoder, and the outputs of the first reversible counter are connected to the setup inputs of the first and second triggers, to the reset inputs (inputs of which are connected to the outputs of the switch, the second inputs of which are connected to the second outputs of the first reversible counter. On The figure shows the structural electrical circuit of the device. The clock synchronization device contains the first and second delay elements 1 and 2, the first and second controlled dividers 3 and 4, the first and second reversible counters 5 and 6, first, second and third decoders 7-9, phase discriminator Yu, switch 11, front-edge pulse former 12, divider 13, first and second triggers 14 and 15, integrator 16, first and second elements I 17 and 18, the master oscillator 19, the control unit 20. The device works as follows. A sequence of high frequency pulses is fed from the output of the backward generator 19 to the input of the first controlled divider 3, the output of which forms a sequence of clock pulses followed at a frequency close to the speed of the discrete modulation (wiring speed) received messages arriving at the information inputs of the phase the discriminator 10 and the imaging unit 12 of the leading edge of the pulse. The phase discriminator 1O compares the phase of received message elements with the phase of clock pulses and if they do not match, a correction impulse (addition or subtraction) is generated at one of its outputs, which arrives at the corresponding inputs (summing or subtracting) of reversing counters 5 and 6. The first reversing the counter 5, having carried out protection against false frequency control in case of random distortions of the received message elements, averages the input values. The EU; and the number of pulses arriving at one of the inputs (for example, summing) of the first reversible counter 5 exceeds the number of pulses received at its second input (subtracting) by an amount equal to the recalculation coefficient of the first reversing counter 5 at one of its last bit outputs In this case, an impulse is formed that sets the corresponding trigger (in this case, the first trigger 14) to a single state. Due to this, the addition pulses pass through the first element AND 17 to the summing input of the control unit 20 without averaging. The first trigger 14 is reset to zero state in order to protect against the random distortions of the received message elements through the switch 11 by a signal from the intermediate discharge output of the first reversible counter 5, i.e. by a partially averaged signal. The operation of the second trigger 15 and the second element I 18 is completely analogous to the operation of the first trigger 14 and the first element I 17. At the same time, setting the second trigger 15 to one state is performed by a maximum average pulse from the output of the last bit of subtracting the first reversible counter 5, and its translation to the zero state is carried out through the switch 11 by a partially averaged signal from the intermediate discharge output of the addition of the first reversing counter 5. To increase the speed and accuracy of phasing under conditions of For example, the partial averaging factor of the fault signals is made variable, i.e., the switch 11 switches the reset inputs of the first and second triggers 14 to 15 with the outputs of certain bits of addition and subtraction of the first reversible counter 5 depending on the TOT; which of the outputs of the switch 11 is formed by the voltage level of the logical unit. The signal at a certain output of the first decoder 7 is formed depending on the code of the number entered into the second reversing counter 6, i.e. depending on the ratio of the number of addition and subtraction pulses received from the output of the phase discriminator 10 during the time interval between two pulses per output of the second controllable divider 4. The second reversible counter 6 is reset by a pulse from the output of the second controllable divider 4 delayed by the first delay element 1 for a time approximately equal to the duration the pulse, the capacity of the second reversing counter 6 is chosen to be sufficient so that it does not overflow during the time between two waste pulses. The signals from the outputs of the first and second element And 17 and 18 are received on. The summing and subtracting inputs of control unit 20, as a result of which the number of high-frequency pulses subjected to division in the first controllable divider 3 changes. And this is how the phase and frequency of the clock pulse at the output of the device are adjusted. The step of adjusting (sampling) the frequency, i.e., the magnitude of the mixing of the clock pulse at the output of the device from its basic position, which is divided by one added or excluded pulse, which is divided in the first controlled divider 3, is set depending on Which of the outputs of the second decoder 8 is the level of the voltage of a logical unit. The voltage level of the logical unit at a certain output of the second decoder 8 is set depending on the readings of the integrator 16, to the input of which from the output of the forward pulse generator 12 receives pulses corresponding to the instant of the transition of the group of received message elements from the state of the logical zero to the state of the logical unit. The readings of the integrator 16 are entered into the second and third decoders 8 and 9 through a period of time equal to the period of pulses at the output of the divider 13 and determining the number of elements of the received message, the analysis of which characterizes the average frequency of alternating single and zero parcels in the received message, t, e. their static characteristic. The capacity of the integrator 16 is chosen to be sufficient so that during the time between the two discharge pulses coming from the output of the divider 13 through the second delay element 2, it does not overflow. The more often single and zero evil alternate between groups of received messages, the higher the integrator 16 readings and the smaller the frequency step of the first controlled divider 3 set by the second decoder 8. Similarly, the integrator 16 controls the third deshi (} fator 9, the code of the signal on the code of which enters the group of the installation inputs of the controlled divider 4, changing its division ratio, and consequently the time during which the second reversible counter 6 determines the ratios weak addition and subtraction pulses generated by the 1O phase discriminator. Thus, this device improves the accuracy and speed of phasing by introducing an automatic change in the sampling step of the frequency control, as well as introducing the averaging lock for the addition pulses and automatically changing the averaging rate of the reset pulses for the trigger triggers. of the invention. A clock synchronization device comprising a series-connected control unit The first controllable element and phase discriminator, the outputs of which are connected to the summing and subtracting inputs of the first reversing counter, as well as the master oscillator, integrator and the first trigger connected in series and the first element I, while the master oscillator output is connected to the second the input nej of the controlled, the divider, characterized in that, in order to improve the accuracy and speed of phasing, the second controlled divider, the first delay element, the second reversible counter, the first decoder and switch, as well as the front driver
фронта импульса, делитель, второй 9ле мент задержки, иторой и третий аешифраторы и послецовптельно соединенные второй триггер и второй элемент И, к второму Бхоцу которого, а таюке второму входу первого элемента И, вычитающему и суммирующему вхопам второго реверсивного счетчика подключены соответствующие выходы фазового пискриминатора , а выходы первого и второго эле- ментов И подключены соответственно к суммирукглиему и вычитающему входам блока управлени , к тактовому входу которого подключен второй выход первого управл емого целител , к управл ющим входам которого подключены выходы второго дешифратора, к входам которого и входам третьего дешифратора подключены выходы интегратора, к входу которого подключен выход формировател переднег фронта импульса, вход которого объединен с информационным входом фазового дискриминатора, а к сбросовому входу интегратора через второй элемент задержки и к управл ющим входам второго и трютьего дешифраторов непосредственно подключен выход делител , к счетному входу которого и счетному входу второго управл емого делител подключен первый выход первого управл емого делител , при этом выходы третьего дещифра- тора подключены к входам установки начальных состо ний второго управл емого делител , выход которого подключен к управл ющему входу первого дешифратора а выходы первого реверсивного счетчика подключены к установочным входам первого и второго триггеров, к сбросовым входам которых подключены выходы коммутатора, к вторым входам которого подключены вторые выходы первого реверсивного счетчика.the pulse front, the divider, the second delay element 9, the second and third aeshifters and the second connected after the second trigger and the second element And, to the second Bhoza of which, and the second input of the first element And subtracting and summing the second reversible counter, are connected and the outputs of the first and second elements And are connected respectively to the summed-up and subtractive inputs of the control unit, to the clock input of which the second output of the first controlled target is connected l, to the control inputs of which are connected the outputs of the second decoder, to the inputs of which and the inputs of the third decoder are connected the outputs of the integrator, to the input of which the output of the front-edge pulse generator, whose input is combined with the information input of the phase discriminator, and to the reset input of the integrator through the second element delays and to the control inputs of the second and third decoders directly connected to the output of the divider, to the counting input of which and the counting input of the second controlled divider The first output of the first controlled divider is switched on, while the outputs of the third decimator are connected to the installation inputs of the initial states of the second controlled divider, the output of which is connected to the control input of the first decoder, and the outputs of the first reversible counter are connected to the installation inputs of the first and second triggers, to the reset inputs of which are connected the switch outputs, to the second inputs of which the second outputs of the first reversing counter are connected.
Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 25О2О5, кл. Н 03 К 5/00, 1968 (прототип).Sources of information taken into account during the examination 1. USSR author's certificate No. 25О2О5, cl. H 03 K 5/00, 1968 (prototype).