SU898588A1 - Цифровой фазовый детектор - Google Patents

Description

Изобретение относитс  к радиотехнике, а именно к устройствам цифрового фазового , детектировани  на неравных частотах, и может быть использовано дл  детектировани  радиосигналов с угловой модул цией, получени  сигналов рассогласовани  в системах АПЧ, формировани  сетки стабильных частот в приемопередающей и измерительной аппаратуре и в р де других случаев. Известно устройство цифрового фазового детектировани  на неравных частотах, основанное на приведении частот к равенству путем их делени  в целое число раз с помощью цифрового делител  частоты с переменным коэффициентом делени  1. Однако из-за инерционности, вносимой делител ми частоты в случае, когда частоты имеют малый общий множитель, устройства такого типа не удовлетвор ют возросщим требовани м к динамической точности детектировани  и применение их в насто щее врем  ограничено. Наиболее близким к предлагаемому по технической сущности и достигаемому результату  вл етс  устройство цифро-фазового детектировани , содержащее делитель с переменным коэффициентом делени , соединенный через цифро-аналоговый преобразователь (ЦАП) с суммирующим блоком, и фазовый детектор (ФД) 2. Точность компенсации помехи дробности , т. е. точность цифрового фазового детектировани , обеспечиваема  известным устройством , определ етс  точностью установки и стабильностью коэффициентов передач ФД, ЦАП и весовых коэффициентов при суммировании, поддержание которых на высоком уровне св зано с известными трудност ми . Удаетс  достичь устойчивой ко.мпенсации помех дробности до уровн  40 дБ,-что чаще всего оказываетс  недостаточным. К тому же, указанна  величина ослаблени  помех достигаетс  за счет тщательной настройки и регулировки соответствующи.ч узлов схемы, что снижает экономические показатели при производстве. Целью изобретени   вл етс  повышение точности детектировани . Поставленна  цель достигаетс  тем, что в цифровой фазовый детектор, содержащий делитель частоты и накапливающий регистр , соединенные по входам с арифметическим блоком, введены последовательно соединенные первый переключатель кода.

первый элемент ИЛИ и запоминающий регистр , включенные между кодовым выходом накапливающего регистра и входом введенного цифро-аналогового преобразовател , второй переключатель кода, включенный между кодовым входом арифметического блока и свободным входом первого элемента ИЛИ, введены также последовательно соединенные первый RS-fpnrrep, элемент И, первый триггер со счетны вхоАом и второй RS-триггер, включенные между выходом делител  частоты и управл ющим входом второго переключател  кодов, первый элемент задержки, включенный между тактовым входом делител  частоты и свободным входом элемента И, второй триггер со счетным входом, включенный между выходом элемента И и соединенным вместе одним из входов первого RS-триггера и установочным входом первого триггера со счетным входом, и последовательно соединенные вторые элемент ИЛИ и элемент задержки, включенные между выходом элемента И и тактовым входом запоминающего регистра, причем свободный вход второго RS-триггера и свободный вход второго элемента ИЛИ подключены к тактовому входу накапливаюнлего регпстра , а управл ющий вход первого переключател  кода соединен с выходом первого триггера со счетным входом.

На фиг. 1 показана схема устройства; на фиг. 2 - временные диаграммы.

Устройство содержит вход 1 делител  частоты с переменным коэффициентом делени  (ДИКД), делитель 2 частоты, накапливающий регистр 3, арифметический блок 4, делитель 5 частоты с переменным коэффициентом делени , выход 6 импульсов переполнени , управл ющий вход 7 делител , тактовый вход 8 накапливающего регистра, кодовый вход 9 делител  частоты, кодовые входы 10 и 13 накапливающего регистра, кодовые входы И и 12 арифметического блока , выход 14 ДПКД, второй RS-триггер 15, второй переключатель 16 кода, вход 17 второго переключател  кода, выход 18 второго переключател  кода, кодовый выход 19 накапливающего регистра, вход 20 первого переключател  кода, первый переключатель 21 кода, управл ющий вход 22 первого переключател  кода, выход 23 первого переключател  кода, первый элемент 24 задержки, первый RS-триггер 25, элемент И 26, второй триггер-27 со счетным входом, первый триггер 28 со счетным входом, выход 29 элемента И вход 30 второго триггера со счетным входом, вход 31 первого триггера со счетным входом, выход 32 первого триггера со счетньЕМ входом, установочный вход 33 первого триггера со счетным входом, выход 34 второго триггера со счетным входом, входы 35 и 36 первого элемента ИЛИ, первый элемент ИЛИ 37, запоминающий регистр 38, тактовый вход 39 запоминающего регистра.

,второй элемент ИЛИ 40, второй элемент 41 задержки, цифро-аналоговый преобразователь 42.

Одна из импульсных последовательностей 5/IH (t) с частотой д поступает на тактовый вход 1 делител  2 частоты, совместно

с накапливающим регистром 3 и арифметическим блоком 4 образующего делитель 5 частоты с дробным беременным коэффициентом делени . Импульсы переполнени  на выходе 6 поступают на управл ющий вход

7 делител  частоты дл  изменени  его коэффициента делени  на единицу. Регистр тактируетс  импульсами 5 (t) посоледовательности с меньшей частотой fg , поступающими на тактовый вход 8. Целочисленна  N о и дробна  а части коэффициента N задаютс  этими числами соответственно на кодовых входах 9 и 10 делител  .и регистра. Коды NO и а формируютс  арифметическим блоком путем делени  числа А, пропорционального частоте f , на число В, пропорциональное частоте. Эти числа в виде кодов поступают на входы 11 и 12. Число В, кроме того, поступает на вход 13 накопительного регистра дл  задани  его емкости. С выхода 14 ДПКД как и в известном устройстве снимаютс  импульсы последовательности

6д (t), представл ющие собой результат делени  частоты f последовательности SA(t)

Сравнение фаз импульсны.; 1;;г,: едовательностей &в () и S; (t), ;1рс)бразс)ванных в функцию DA (t), осуществл етс  с помощью второго RS-триггера 15 и второго переключател  16 кода. Под действием соответствующих импульсов на входа.х rpri; гера он формирует функцию Dg (t), управл ющую переключателе.м кода. На вход 17 5 этого переключател  поступает код В. а на его выходе 18 образуетс  перемень й кол (t) - импульсы высотой В и длительностью , пропорциональной разности фаз импульсных последовательностей &А (t) и Ов(1). Среднее значение кода , (t) как функции разности фаз и-  вл етс  статической характеристикой детектировани , представленной в цифрово.м виде.

Помеха дробности приводит к модул ции скважности импульсов (t). Дл  ком5 пенсации помехи дробности формируют компенсирующий код h, (t), среднее значение которого с каждым тактом последовательности SB (t) измен етс  на те же величины , что и .среднее значение фазового кода Ьф (t) под действием помехи дробности, но с противоположным знаком. Код h (t) получают следующим образом.

Claims (2)

1.Патент США № 249500, кл 250-36, опублик. 06.12.49.

2.Патент США № 3555446, кл. 331 - 16, опублик. 12.01.71.

SAN. fAii)

hii}

Mi) h()

hH) Hi

(