Claims (2)
30 сбойного слова блок контрол вырабагывает сигнал останова выполнени программы. Однако зачастую, ,- например , в случае работы с фотосчитывающим устройством ввода после вы снени факта приема в ЗУ сбойного символа Т5ывает необходимо осуществить не останов , а разветвление, т.е. услов- . ный переход в выполнении программы, позвол ющей организовать повторный /ввод или программную коррекцию прин того символа. В известном устройст ве этого сделать нельз , так как сиг нал останова не позвол ет осуществит условный переход в программе. Кроме того, контроль правильности записи информации в блоке пам ти требует ч осуществл ть, не только считывание, н и восстановление этой информации в считанном адресе. При использовании импульсных элементов длительность контрол увеличиваетс также и на врем врсстаиовлени раэр тденного при считывании состо ни регистра адреса. Цель изобретени - повышение бьют родействи и расширение функциональ ных возможностей устройства эа счет обеспечени возможности ветвлени программ при сбое ввода-вывода. Поставленна цель достигаетс -те что в устройство дл контрол вводавывода , содержаицее блок пам ти, регистр адреса, дешифратор адреса, регистр числа, блок синхронизации и блок ввода, причем группа информационных входов регистра адреса соединена с адресной магистралью, выход регистра адреса соединен со входом дешифратора адреса, выход которого соединен с адресным входом блока пай ти , первый и второй, третий и четвертый выхода блока синхронизации соединены соответственно с первым входом регистра адреса, с первым и.вторым входами блока пам ти и входом регистра числа, выход которого соединен с разр дными входами бло ка пам ти, выходы блока ввода подклю чены к числовой магистрали, информа1;:-1ОНный вход регистра числа и выход блока пам ти подключены к числовой магистрали, информационные и управл ющие входы блока ввода вл ютс соответственно информационным и первйм управл ющим входами устройства, в устройство введены блок модификации iaflpeca и блок управлени контролем, .причем выход блоца модификации адреса соединен со входом младшего разр да регистра адреса, младший разр д адресной магистрали-соединен со входом блока модификации адреса, информационный и управл ющий входы которо го соединены соответственно с числовой ма гистралью, с первым выходом блока управлени контролем, управл ю щий и синхронизационный входы записи И считывани блока .управлени контро лем соединены соответственно о управ л ющим входом устройства, со вторым и третьим выходами блока синхронизации , второй выход блока управлени соединен с третьим входом блока пам ти. Блок модификации адреса содержит узел контрол по четности и элемент ШШ, выход которого вл етс выходом блока, информационный и управл ющий входы узла контрол по четности вл ютс соответственно информационным и управл ющим входами блока , выход : узла контрол по четности соединен с первым входом элемента ИЛИ, второй вход которого вл етс входом блока. Кроме того, блок управлени контролем содержит первый и второй элементы И, формирователь тока записи, формирователь тока считывани и формирователь задержки, причем синхронизационные входы считывани и записи блока соединены с первыми входами соответственно первого и второго элементов И, управл ющий вход блока соединен со вторым входом второго элемента И, выход которого соединен со входами формировател тока записи и формировател задержки, выход формировател задержки соединен со вторым входом первого элемента И, выход которого соединен со входом формировател тока считывани и вл етс первым выходом блока, выходы формировател тока считывани и тока записи вл ютс вторым выходом блока. По сигналу Разрешение ввода происходит запись слова с блока ввода не только по адресу, определ емому регистром адреса, но также и по фиксированному адресу, к которому подсоединены формирователи адресного тока чтени и записи блока управлени контролем. Дл проверки правильности информации, записанной в блок, пам ти , производитс ее контрольное чтение . Такой способ контрол более эффективен по сравнению с контролем при записи вводимой информации, поскольку проверке подвергаетс весь тракт записи-чтени . Это контрольное чтение производитс из фиксированного адреса, в св зи с чём отпадает необходимость восстановлени его содержимого после окончани чтени . Считанное из фиксированного адреса слово поступает в блок модификации адреса, где схемой контрол четности производитс его проверка на четнооть . Если при этом на выходе схемы контрол четности по вл етс сигнал сбо , то содержимое младшего разр да регистра адреса измен етс путем .дизъюнкции на элементе ИЛИ значени младшего разр д а, поступающего с адресной магистрали,и единицы.Таким образом, адрес следующей команды, поступающей с адресной магистрали, измен етс на единицу, т. е. происходит условный переход в -программе при по влении сбойного слова. -Адрес следующей команды остаетс неизменным даже.при по влении сигнала сбо на выходе схе мы контрол четности, если значение младшего разр да, поступающего с адресной магистрали, равно единице, т. программист при желании может исключить ветвление по сбою. Наиболее оправдано использование предлагаемого устройства в ЭВМ с при нудительной адресацией , когда в код самой команды содержитс адрес пере-г хода. В этом случае при наличии нул в младшем разр де адреса следующей команды исключаетс необходимость введени дополнительной команды безу ловного перехода при организации про раммного разветвлени при по влении сигнала на выходе схемы контрол чет ности. На фиг. 1 - изображено.устройство на фиг. 2 - блок модификации адреса; на фиг. 3 - блок управлени контролем . Устройство содержит блок 1 пам ти регистр 2 ёщреса, дешифратор 3 адреса , регистр 4 числа, блок 5 синхронизации , блок 6 ввода, блок 7 модифи кации адреса, блок 8 управлени конт ролем. Входы РА 2 соединены с адресной магистралью и выходом блока 7 модификации адреса, а выходы со входами дешифратора 3 адреса, выходы которого соединены с адресными входами блока 1 пам ти, разр дные входы блока 1 пам ти соединены с выходами РЧ 4, а выходы - с числовой магистралью к числовой магистрали подключены так же входы РЧ 4, входы блока 7 модификации адреса и выходы блока 6 ввода, на входы блока ввода поступает прини маемый код числи с внешнего устройст ва и сигнал Разрешение, ввода , этот же сигнал поступает на вход бло ка 8 управлени контролем, управл ющие выходы блока 5 синхронизации соединены со входами РА 2 и РЧ 4, вы ходал чтени и записи блока синхроиизации соединены со входами блока 8 управлени контролем и входами блока 1 пам ти, выходы блока 8 управлени контролем соединены с адресным входом блока 1 пам ти и управл ющим . входом блока 7 модификации адреса, младший разр д адресной магистрали соединен со входом блока 7 модификации адреса. Блок модификации адреса состоит и элемента ИЛИ 9 и узла 10 контрол по четности. Входы элемента ИЛИ 9 соединены с младшим разр дом адресной магистрали и выходом узла 10 контрол по четности, выход элемента ИЛИ соединен со входом младшего разр да РА адреса числовые входы узл 10 контрол по четности соединены с числовой магистралью,а управл ющий вход - со входом начала ввода блока ввода. Блок управлени контролем (фиг.З) состоит из формировател 11 тока чтени и формировател 12 тока записи , элементов И 13 и 14 и формировател 15 задержки. Выходы чтени и записи блока синхронизации соединены соответственно с первыми входами элементов И 13 и 14, второй вход элемента 14 И соединен со входом Разрешение ввода блока ввода , а выход - со входом формировател 12 адресного тока записи и формирователем 15 задержки, второй вход элемента И 13 соединен с выходом формировател 15 задержки, а выход со входом формировател 11 тока чтени и управл ющим входом блока модификации адреса. Предлагаемое устройство работает следующим обраэом. По сигналу Разрешение ввода синхронизированному с сигналами записи , вырабатываеколми блоком синхронизации , вводимое слово поступает с блока 6 ввода на числовую магистраль . С числовой магистрёши оно поступает на РЧ 4 и далее в блок 1 пам ти . В блоке пам ти это слово записываетс одновременно ло двум с1Дресам; заданному РА 2 и фиксированному , определ емому блоком 8 управле ни контролем. С целью повышени достоверности принимаемой в блок 1 информации ее контроль осуществл етс уже после записи. Дл этого блоком 8 управлени контролем в такт чтени осуществл етс контрольное считывание этой информации из фиксированного адреса. Считанное слово поступает на числовую магистраль и далее в блок 7 модификации гшреса, где по управл ющему сигналу с блока 8 управлени контролем осуществл етс контроль этого слова на четность..При вы влении блоком 7 модификации адреса сбо на четность-в прин том слове производитс запись в младашй разр д РА 2 единицы, независимо от значени младшего разр да кода адреса следующей команды, поступившего (или поступающего) к этому времени с адресной магистрали на РА. Если при этом поступивший с адресной магистрали код адреса команды в младшем разр де имеет значение нул , то при сбое по четности происходит модификаци содержимого регистра адреса на единицу в младшем разр де, иными словами происходит условное (по условию наличи сбо в прин том слове ) разветвление в программе (при естественной адресации в данном месте программы присутствует одна дополнительна команда безусловного перехода ) . Подобное условное разветвление в программах, осуществл емое непосредственно в .ходе самой команды приема информации, расшир ет функциональные возможности устройства контрол . Наг: пример, уже на программном уровне можно осуществить повторный ввод ран нее прин того сглова. В случае работы с фотосчитывающим устройством это осуществл етс путем поиска на перфоленте начала вводимого блока информации и последующего повторного ввода . Указанный режим характерен, в частности, дл систем числового программного управлени станками, осущест вл ющих покадровый прием информации с перфоленты в процессе обработки детали . Эффект повышени быстродействи в предлагаемом устройстве обеспечиваетс следующими факторами.Во-первых, запись принимаемой информации сразу по двум адресам (определ емому регист ром адреса и фиксированному, определ емому блоком управлени контролем) позвол ет производить контроль прин той информации путем ее считывани из фиксированного адреса. При этом отпадает необходимость в последующем восстановлении этой информации. Во-вторых , программное разветвление, осуществл емое непосредственно в ходе команды приема, позвол ет исключить из программ дополнительные команды условных переходов по результатам анализа прин того слова. Работа блока 7 модификации адреса происходит следующим образом. По сигналу начало контрол , поступающего с блока 8 управлени контролем узел 10 контрол по четности про изводит контроль слова,прин того с чи ловой магистрали.В случае сбо сигнал выхода схемы контрол четности поступает на первый вход элемента ИЛИ 9, на второй вход элемента ИЛИ 9 пос тупает с адресной магистрали младший разр д адреса. Сигналом с выхода элемента ИЛИ 9 производитс запись в младший разр д РА. Если младший разр д кода адреса на втором вхо де элемента ИЛИ равен нулю, то по ви шийс с выхода узла 10 контрол четности сигнал сбо осуществл ет модификацию адреса следующей команды, т.е. происходит условное разветвление в программе. Задава в младшем разр де кода значение единицы, а не нул , удаетс исключить модификацию даже в том случае, если имеетс сбой в прин том слове. В качестве узла 10 контрол четности можно, например, использовать серийно выпускаемую интегральную микросхему контрол четности и нечетности КМ155ИП2. Блок 8 управлени контролем работает следующим образом. При разрешающем сигнале Разрешение ввода , поступающем с блока 6 ввода, сигнал записи с выхода блока 5 синхрюнизации осуществл ет возбуждение формировател 12 адресного ток записи. При этом одновременно с записьго слова в адрес, определ емый регистром адреса, происходит запись этого же слова в фиксированный адрес. Фиксированность адреса обеспечиваетс за счет подключени Формировател адресного тока ко вполне определенному адресу блока 1 пам ти. С выхода элемента И 14 сигнал поступает на вход формировател 15 задержки, который обеспечивает прохождение приход щего за данным тактом записи сигнала чтени через элемент И 13. С выхода элемента И 13 сигнал поступает на возбуждение формировател 11 тока чтени , обеспечива считывание информации из фиксированного адреса. Одновременно с этим сигнал с выхода элемента И 13 поступает в блок 7 модификации адреса, обеспечива тем начало работы узла контрол по четности . Контроль, реализованный в предлагаемом устройстве, позвол ет вы вить не только те ошибки, которые имеют место в информации, поступающей из блока 6 ввода, но также и сбои, которые по вл ютс в этой информации после прохождени тракта записирчитывани . Это становитс особо актуальным в производственных услови х , дл которых характерен большой уровень различных помех. Положительный эффект, создаваемый предлагаемым устройством, обусловлен тем, что контроль вводимой информации осуществл етс после ее записи в блок пам ти, а также возможностью организации условных переходов в программах в случае по влени сбойных символов. Предлагаемое устройство входит в состав внедр емой в серийное производство системы ЧПУ металлорежущими станками, ввод информации в которую осуществл етс при помощи восьмидорожечного фотосчитывающего устройства. Формула изобретени Устройство дл контрол ввода-вывода , содержащее блок.пам ти, регистр адреса, дешифратор адреса, регистр числа, блок синхронизации и блок ввода, причем группа информационных входов регистра адреса соединена с адресной магистралью, выход регистра адреса соединен со входом дешифратора адреса, выход которого соединен с адресным входом блока пам ти , первый и второй, третий и четвёртый выходы блока синхронизации соединены соответственно с первым входом регистра адреса, первым и вторым входами блока пам ти и входом регистра числа, выход которого соединен с разр дными входами блока пам ти, выходы блока ввода, подключены к числовой магистрали , информационный вход регистpa числа и выход блока пам ти подклю чены к числовой магистрали, информационные .и управл ющие входы блока ввода вл ютс соответственно информационным и первым управл ющим входа ми устройства,отличающеес тем/ что, с целью повышени быс родействи и расширени функциональных возможностей за счет обеспечени возможности ветвлени программ при сбое ввода-вывода, в него введены блок модификации адреса и блок управ лени контролем, причем выход блока модификации адреса соединен со входом младшего разр да регистра адреса , младший разр д адресной магистрали соединен со входом блока модификации адреса,, информационный и управл ющий входы которого соединены соответственно с числовой, магистраль первым выходом е5лока управлени конт ролем, управл ющий и синхронизационный входы записи и считывани блока управлени контролем соединены соответственно с управл ющим входом устройства , вторым и третьим выходами блока синхронизации, второй выход блока управлени соединен с третьим входом блока пам ти. 2. Устройство по п. 1, отличающеес тем, что блок модификации адреса содержит узел конт рол по четности и элемент ИЛИ, выхо которого вл етс выходом блока, информационный и управл ющий входы узла контрол по четности вл ютс соответственно информационным и управл ющим входами блока, выход узла контрол по четности соединен с первым входом элемента ИЛИ, второй вход.ко торого вл етс входом блока. 3. Устройство по п. 1, отличающеес тем, что управление контролем содержит первый и второй элементы И, формирователь тока записи , формирователь тока считывани и формирователь задержки, причем синхронизационные входы считывани и записи блока соединены с первыми входами соответственно первого и второго элементов И, управл ющий вход блока соединен со вторым входом второго элемента И, выход которого соединен со входами формировател тока записи и формировател задержки, выход формировател задержки соединен со вторым входом первого элемента И, выход которого соединен со входом формировател тока считывани и вл етс первым выходом блока, выходы формировател тока считывани и тока записи вл ютс вторым выходом блока. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР 318Э46, кл. G 06 F 11/10, 1972. 30 of the faulty word, the control unit generates a program execution stop signal. However, often, for example, in the case of working with a photo reader device, after detecting the fact of reception in the memory of a failed T5 symbol, it is necessary to perform not branching, but splitting, i.e. condition transition in the execution of a program that allows to organize repeated / input or program correction of the received symbol. In the known device, this cannot be done, since the stop signal does not allow a conditional transition in the program. In addition, the control of the correctness of the recording of information in the memory unit requires h to carry out, not only reading, and restoring this information in the read address. When using pulse elements, the monitoring duration is also increased by the time it takes for the device to read the state of the address register. The purpose of the invention is to increase the hit rates and expand the functional capabilities of the device by providing the possibility of branching programs in the event of an I / O failure. The goal is achieved — so that the device for controlling I / O contains a memory block, an address register, an address decoder, a number register, a synchronization block and an input block, the group of information inputs of the address register is connected to the address highway, the address register output is connected to the decoder input the address, the output of which is connected to the address input of the unit of distribution, the first and second, third and fourth outputs of the synchronization unit are connected respectively to the first input of the address register, to the first and second inputs of the unit The memory and input of the register of the number, the output of which is connected to the bit inputs of the memory block, the outputs of the input block are connected to the numerical line, information1;: - 1The input of the number register and the output of the memory unit are connected to the number line, information and control The input inputs of the input block are respectively the information and the first control inputs of the device, the iaflpec modification block and the control control block are entered into the device, and the output of the address modification block is connected to the low-order input of the address register, younger The address of the address line is connected to the input of an address modification block, whose information and control inputs are connected to a numerical trunk, respectively, to the first output of the control control unit, the control and synchronization inputs of the record And control readout of the control unit are respectively connected On the control input of the device, with the second and third outputs of the synchronization unit, the second output of the control unit is connected to the third input of the memory unit. The address modification block contains a parity check node and a gate element, the output of which is the block output, the information and control inputs of the parity check node are respectively the information and control inputs of the block, the output: the parity check node is connected to the first input of the OR element whose second input is a block input. In addition, the control control unit contains the first and second elements AND, the write current driver, the read current driver and the delay generator, the synchronization read and write inputs of the block are connected to the first inputs of the first and second elements, respectively, and the control input of the block is connected to the second input The second element And, the output of which is connected to the inputs of the writing current generator and the delay forming device, the output of the delay forming device is connected to the second input of the first element And, the output of which connected to the input of the read current driver and is the first output of the block, the outputs of the read current and write current driver are the second output of the block. The input resolution signal records the word from the input unit not only at the address specified by the address register, but also at the fixed address to which the address current reading and writing current control unit drivers are connected. To check the correctness of the information recorded in the memory block, a check reading is performed. This method of control is more efficient compared to the control when recording input information, since the entire write-read path is subjected to verification. This check reading is made from a fixed address, due to which there is no need to restore its contents after the end of the reading. A word read from a fixed address enters the address modification block, where the parity check circuit checks for evenness. If at the same time the output of the parity check circuit appears to be a signal, then the contents of the low-order bit of the address register are changed by dividing the OR element of the low-order bit coming from the address line and one. Thus, the address of the next command, coming from the address line, changes by one, i.e., a conditional transition occurs in the program when a bad word appears. - The address of the next command remains unchanged even. If a fault signal appears at the output of the parity check scheme, if the value of the lower bit arriving from the address line is equal to one, the programmer can, if desired, rule out branching on failure. The use of the proposed device in a computer with compulsory addressing is most justified when the address of the turn is contained in the command code itself. In this case, if there is a zero in the lower-order address of the next command, the need to introduce an additional command of unconditional transition when organizing a program branch when the signal appears at the output of the parity check circuit is eliminated. FIG. 1 shows a device in FIG. 2 - block address modification; in fig. 3 - control control unit. The device contains a memory block 1, a register 2 of the address, a decoder 3 of the address, a register of 4 numbers, a synchronization block 5, an input block 6, an address modification block 7, a control control block 8. The inputs of the RA 2 are connected to the address highway and the output of the address modification block 7, and the outputs from the inputs of the address decoder 3, the outputs of which are connected to the address inputs of the memory 1 block, the bit inputs of the memory 1 block are connected to the RF 4 outputs, and The numerical trunk also has RF 4 inputs, inputs of the address modification block 7 and outputs of the input block 6 to the numerical highway; the received code of numbers from the external device and the Enable signal are input to the inputs of the input block; the same signal goes to the input of the block 8 control units The control outputs of the synchronization unit 5 are connected to the inputs of PA 2 and RF 4, the read and write outputs of the synchronization unit are connected to the inputs of the control control unit 8 and the memory unit 1 inputs, the control control unit 8 outputs are connected to the address tees and managers. the input of the address modification block 7, the low order bit of the address line is connected to the input of the address modification block 7. The address modification block consists of the element OR 9 and the parity check node 10. The inputs of the element OR 9 are connected to the lower order of the address line and the output of the parity check node 10, the output of the OR element is connected to the low address input of the PA address, the numerical inputs of the parity check node 10 are connected to the numerical line, and the control input to the beginning input input block input. The control control unit (Fig. 3) consists of a read current generator 11 and a write current generator 12, elements 13 and 14 and a delay generator 15. The read and write outputs of the synchronization unit are connected respectively to the first inputs of And 13 and 14 elements, the second input of Element 14 And connected to the input Input block input resolution, and the output to the input of the address 12 writing current driver and the delay driver 15, the second input of And 13 element connected to the output of the delay generator 15, and the output with the input of the reading current generator 11 and the control input of the address modification unit. The proposed device works as follows. Signal Allow input synchronized with the recording signals generated by the synchronization block, the input word comes from input block 6 to the numerical highway. From the numerical master, it goes to RF 4 and then to memory block 1. In the memory block, this word is recorded simultaneously to two c1 Address; specified PA 2 and fixed, defined by block 8 control or control. In order to increase the reliability of the information received in block 1, its control is carried out already after the recording. For this, the control control unit 8 carries out a control reading of this information from a fixed address to the read cycle. The read word enters the numerical line and then into block 7 of modifying the state, where the control of the control unit 8 controls the word evenness. When the unit 7 modifies the address of parity to parity, the received word is written in the lower bit of the RA, 2 units, regardless of the value of the lower bit of the address code of the next command received (or arriving) by that time from the address line to the RA. If at the same time the command address address received from the address line in the lower order has a value of zero, then in case of even parity, the address register is modified by one in the lower order, in other words, a conditional (assuming the presence of a fault in the received word) branching occurs in the program (with natural addressing in this place of the program there is one additional unconditional jump instruction). Such conditional branching in programs, implemented directly in the course of the information receiving command itself, expands the functionality of the control device. Nag: example, already at the program level, you can re-enter the previously received word. In the case of working with a photo-reading device, this is accomplished by searching on the punched tape of the beginning of the input block of information and then re-entering it. The indicated mode is characteristic, in particular, for systems of numerical programmed control of machine tools that perform frame-by-frame reception of information from punched tape during part processing. The effect of increasing the speed in the proposed device is provided by the following factors. First, recording the received information at two addresses at once (determined by the address register and fixed, determined by the control control unit) allows monitoring the received information by reading it from a fixed address. At the same time, there is no need for the subsequent recovery of this information. Secondly, the program branching, carried out directly during the reception command, allows to exclude from the programs additional conditional jump instructions based on the analysis of the received word. The operation of block 7 modification of the address is as follows. According to the signal, the beginning of the control coming from the control control unit 8, the parity control node 10 performs the control of the word received from the staff line. A lower address bit is received from the address line. A signal from the output of the element OR 9 makes an entry to the low-order RA. If the low-order bit of the address code on the second input of the OR element is zero, then the output of the parity check node 10 will be a modification of the address of the next command, i.e. conditional branching occurs in the program. By specifying a unit value rather than zero in the low-order code, it is possible to eliminate the modification even if there is a failure in the received word. As a parity check node 10, you can, for example, use a commercially available integrated chip for parity and odd parity KM155IP2. The control control unit 8 operates as follows. With an enable signal Input input from input unit 6, the write signal from the output of sync unit 5 causes the driver 12 to excite the write write current. At the same time, simultaneously with the recording of the word in the address determined by the address register, the same word is written in the fixed address. Address fixity is provided by connecting the Address Current Shaper to the well-defined address of memory block 1. From the output of the element 14, the signal enters the input of the delay delay generator 15, which ensures the passage of the reading signal coming after this clock through the element i 13. From the output of the element 13, the signal arrives at the excitation of the reading current forming the generator 11, ensuring reading of information from the fixed address. Simultaneously, the signal from the output of the element And 13 enters the block 7 modification of the address, ensuring the beginning of the operation of the node parity. The control implemented in the proposed device not only reveals the errors that occur in the input from the input unit 6, but also the failures that appear in this information after passing through the writing path. This becomes especially relevant in a production environment where there is a high level of various interferences. The positive effect created by the proposed device is due to the fact that the input information is monitored after it has been written to the memory block, as well as by the possibility of organizing conditional jumps in the programs in case of bad characters. The proposed device is a part of the CNC system using metal-cutting machines, which is being introduced into serial production, and information input into which is carried out using an eight-track photo-reading device. An apparatus for controlling I / O containing a block of memory, an address register, an address decoder, a number register, a synchronization block and an input block, the group of information inputs of the address register is connected to the address backbone, the output of the address register is connected to the address of the address decoder, the output of which is connected to the address input of the memory unit, the first and second, third and fourth outputs of the synchronization unit are connected respectively to the first input of the address register, the first and second inputs of the memory block and the input p The register of the number whose output is connected to the bit inputs of the memory block, the outputs of the input block are connected to the numerical line, the information input of the number register and the output of the memory block are connected to the numerical line, the information and control inputs of the input block are respectively and the first control inputs of the device, characterized by / that, in order to increase the speed and functionality by ensuring the possibility of program branching in the event of an I / O failure, a block is inserted into it address modification and control control unit, the output of the address modification block is connected to the low-order input of the address register, the low-order bit of the address highway is connected to the input of the address modification block, whose information and control inputs are connected to the numeric one, respectively, by the first output of the e5lock control control, control and synchronization inputs of the recording and reading control control unit connected respectively to the control input of the device, the second and third outputs of the unit synchronization, the second output of the control unit is connected to the third input of the memory unit. 2. The device according to claim 1, wherein the address modification block comprises a parity check node and an OR element, the output of which is the output of the block, the information and control inputs of the parity check node are respectively the information and control inputs of the block The output of the parity check node is connected to the first input of the OR element, the second input of which is the input of the block. 3. The device according to claim 1, characterized in that the control control comprises first and second elements AND, a write current driver, a read current driver and a delay driver, wherein the synchronization read and write inputs of the block are connected to the first inputs of the first and second AND elements, respectively the control input of the unit is connected to the second input of the second element I, the output of which is connected to the inputs of the writing current generator and the delay forming device, the output of the delay forming device is connected to the second input of the first e ementa AND, whose output is connected to the input of the read current and is first output, the output of the read current and the write current are the second output unit. Sources of information taken into account in the examination 1. The author's certificate of the USSR 318E46, cl. G 06 F 11/10, 1972.
2.Патент США 3566093, кл. G 06 F 11/08, опублик. 1978 (прототип).2. The patent of the USA 3566093, cl. G 06 F 11/08, published 1978 (prototype).
fe./fe./
1515
..r..r
фигfig
////
-I--I-
фиг.Зfig.Z