SU894717A1 - Вычислительный узел цифровой сеточной модели дл решени дифференциальных уравнений в частных производных - Google Patents

Description

(54) ВЫЧИСЛИТЕЛЬНЫЙ УЗЕЛ ЦИФРОВОЙ СЕТОЧНОЙ МОДЕЛИ дл  РЕШЕНИЯ ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ В ЧАСТНЫХ ПРОИЗВОДНЫХ

1

Изобретение относитс  к вычислительной технике и может быть использовано при построении устройств дл  решени  задач математической физики, описываемых уравнени ми в частных производных.

Известен вычислительный узел цифровой сетки, содержащий многовходовый сумматор, регистр сдвига, элемент И и группу элементов И р.

Недостатком узла  вл етс  то, что он не может быть непосредственно применен дл  решени  дифференциальных уравнений с переменными коэффициентами .

Наиболее близок к предлагаемому по технической су1,ности и достигаемому эффекту вычислительный узел цифровой сетки, который содержит запоминающее устройство, коммутаторы, сумматор, регистр сдвига, регистр коэффициента, элемент И и группу элементов И, причем выходы группы элементов И  вл ютс  группой выходов

.узла, последовательный выход регистра сдвига соединен со входом элемента И, выход которого  вл етс  выходом узла, вход регистра коэффициента  вл етс  информационным входом узла, адресный вход запоминающего устройства соединен с выходом первого коммутатора, перва  и втора  группы входов которого  вл ютс  соответственно nepBoJ и второй груп10 пами входов узла, выход запоминающего устройства соединен с первым входом сумматора,первый и второй входы второго коммутатора подключены соответственно к выходу сумматора и

Claims (2)

1. ts выходу регистра .коэффициента, выход второго коммутатора соединен со входами регистра сдвига, выход которого соединен со вторым входом сумматора и информационным входом за20 поминающего устройства, входы элементов И группы соединены с вь1ходами регистра сдвига, управл ющие входы элемента И, группы элементов И, запоминающего устройства, коммутаторов и регистра сдвига соединены с управл ющими входами узла 2j. Недостатком известного узла  вл етс  то, что он предназначен дл  решени  дифференциальных уравнеИий с переменными коэффициентами только при положительных значени х искомых приближений решени . Решение задач, дл  которых решение принимает отрицательные значени  на данном узле невозможно. Цель изобретени  - расширение класса решаемых задач. Поставленна  цель достигаетс  ,тем, что в вычислительный узел цифровой сеточной модели дл  решени  . дифференциальных уравнений в частных производных, содержащий запоминающее устройство, адресный вход которЬго соединен с выходом первого коммутато ра, перва  и втора  группы входов ко торого  вл ютс  соответственно перво и второй группами входов узла, первый и второй входы второго коммутатора подключены соответственно к выходу сумматора и выходу регистра коэффициента, вход которого  вл етс  информационным входом узла, выход второго коммутатора соединен со входом регистра сдвига, группа выходов которого подключена к информационным входам элементов И первой груп пы, выходы которых  вл ютс  группой выходов узла, первый элемент И, уп . равл ющие входы элементов И первой группы, первые входы первого элемента И и запоминающего устройства, а также группы входов регистра сдвига и второго коммутатора и треть  группа входов первого коммутатора соединены с соответствующими управл ющими входами узла, введены регистр знаков соседних неизвестных, запоминающее устройство кодов коррекции, третий и четвертый коммутаторы, сумматор коррекции , преобразователь дополнительного кода в пр мой, второй элемент И етора  группа элементов И и элемент ИЛИ, выход которого  вл етс  информа ционным выходом узла, вход регистра знаков соседних неизвестных соединен с первой группой входов узла, выходы регистра знаков соседних неизвестных и первого коммутатора подключе ны соответственно к первому и второму входам элементов И второй группы,групп в:)1ходов которой соединена с группой адресных входов запоминающего устрой 74 ства кодов коррекции, группа выходов которого подключена к первой группе входов сумматора коррекции, группа ыходов которого соединена с первой группой входов третьего коммутатора, группа выходов которого подключена к первой группе входов сумматора, пр мые и инверсные выходы разр дов регистра сдвига соединены соответственно с первой и второй группами входов четвертого коммутатора, группа выходов которого подключена ко второй группе входов сумматора, а также к информационным входам запоминающего устройства и запоминающего устройства кодов коррекции, группа выходов . запоминающего устройства соединена со вторыми группами входов третьего коммутатора и сумматора коррекции-, знаковый разр д группы младших разр дов регистра сдвига подключен к первым входам преобразовател  дополнительного кода в пр мой и второго элемента И, выход которого соединен с первым входом элемента ИЛИ, выход регистра сдвига подключен ко второму входу преобразовател  дополнительного кода, выход которого соединен со вторым входом первого элемента И, выход которого подключен ко второму входу элемента.ИЛИ, группа управл ющих входов запоминающего устройства кодов коррекции, третьи группы входов сумматора коррекции, третьего и четвертого коммутаторов и второй вход второго элемента И соединены с соответствующими управл ющими входами узла. На фиг. 1 изображена блок-схема устройства; на фиг. 2 - один разр д коммутатора; На фиг. 3 - группа элементов И. В состав вычислительного узла вход т запоминающее устройство 1, запоминающее устройство 2 кодов коррекции , сумматор 3 коррекции, сумматор 4, коммутаторы 5-8, регистр 9 коэффициентов , регистр 10 знаков соседних неизвестных, регистр 11 сдвига, группы 12 и 13 элементов И, преобразователь Н дополнительного кода в пр мой, элементы И 15 и 16, элемент ИЛИ 17, информационные входы 18-20, последовательный информационный выход 21 узла, параллельные ийформационные выходы 22 узла, управл ющие входы 23-42 узла. Адресный вход запоминающего устройства 1 соединен с выходом комМутатора 5, перва  группа входов которо го соединена с информационными входами 18 узла, втора  группа входов соединена с информационными входами 19узла. Адресный вход запоминающего устройства 2 кодов коррекции соединен с выходами группы 12 элементов И, первые и вторые входы которых соединены соответственно с выходами коммутатора 5 и регистра 10 знаков соседних неизвестных, соединенного входами с информационным входом 18 узла. Информационный выход запоминаю щего устройства 1 соединен с первой группой входов коммутатора 6 и сумматора 3 коррекции, втора  группа входов и выходы которого соединены соответственно с выходом запоминающего устройства 2 кодов коррекции и второй группой входов коммутатора Выход коммутатора 6 соединен с первой группой входов сумматора k. Втора  группа входов сумматора i сое динена с выходами четвертого коммутатора 8. Выход сумматора соединен с первыми входами коммутатора 7, втора  группа входов которого сое динена с выходом регистра 9 коэффициентов . Вход регистра 9 коэффициен тов соединен с информационным входом 20узла. Выход коммутатора 7 соединен со входом регистра 11 сдвига. Пр мые и инверсные выходы регистра сдвига соединены со входами коммутатора 8. Выход коммутатора 8 соеди нен с информационными входами запоми нающих устройств 1 и 2. Втора  группа в ходов регистра 11 сдвига соединена с п выми входами группы 13 элементов И Выходы группы 13 элементов И соедине ны с параллельными информационными выходами 22 узла. Последовательный выход регистра 11 сдвига соединен со входом преобразовател  И дополнительного кода в пр мой, выход которого соединен со входом элемента И 15. Выход знакового разр да группы младших разр дов регистра 11 сдвига соединен со входом элемента И 16 и преобразовател  1 кода.Выходы элементов И 15 и 16 соединены со входами элемента ИЛИ 17, выход которого соединен с последовательным выходом 21узла. Управл ющие входы регистров коммутаторов,элементов И,запоминающи устройств и сумматора 3 соединены с со- ответствующими управл ющими входами у Пердлагаемый узел цифровой сетки позвол ет вычисл ть приближение к решению в узле сеточной области по соотношению (кн) ,.1,l -l-t, .,L,b ff. -.Hl.- индексы строки и столбца сеточной области; ,1 соответственно приведенS . ные коэффициенты и ва  часть разностных уравнений; . / ,,( Uj4.j, значени  искомого решеи - , и) . ни  в соседних узлах )3 i, сеточной области на пре ( дыдущей итерации; - новое приближение решени  в узле i,j. 1, -fJ 14{, Величины и , могут принимать как положительные так и отрицательные значени  и представл ютс  п -разр дным дополнительным кодом. Устройство работает следующим образом. Вычисление последующего приближени  решени  состоит в общем случае из двух этапов. На первом этапе в запоминающее устройство 1 занос тс  сочетани  сумм коэффициентов по О, 1, 2, 3, k членов. В запоминающее устройство 2 кодов коррекции занос тс  удвоенные значени  соответствующих сочетаний сумм коэффициентов по 0,1, 2, 3, членов с противоположным знаком. При этом соответствие между адресами  чеек запоминающих устройств и их содержимым устанавливаетс  зависимост ми: дл  запоминающего устройства 1 запоминающего устройства 2 кодов коррекции -2(,...c,..4d,,,.), де Cotjdgft ipio} двоичный адрес  чейки соответствующего запоминающего устройства . При занесении информации в запоинающие устройства 1 и 2 использутс  входы 19 задани  адреса запомиающих устройств узла и входы 20 адани  коэффициентов узла. Предваительно все разр ды регистра знаков оседних неизвестных устанавливаютс  / в единичное состо ние подачей единич ного управл ющего сигнала на управл  ющий вход 33 узла. Коэффициент d заноситс  в регистр 9 коэффициента и по управл ющему сигналу на управл ющем , входе 28 коммутатора 7 передаетс  параллельным кодом в регистр 11 сдвига по единичному сигналу на управл ющем входе 30 узла. Один разр д коммутатора 7 (фиг.2 содержит две схемы И 3 и , элемент ИЛИ 45, управл ющие входы 28 и 29, информационные входы б и 7 и выход 8 На входы 19 узла подаетс  адрес ,0001, который коммутатором 5 (один разр д коммутатора 5 аналогичен раз р ду коммутатора7) подключаетс  ко входу адреса запоминающего устройства 1. Этот же адрес через -открытые единичными сигналами, снимае мыми с выходов регистра 10 знаков соседних неизвестных, элементы И группы 12 элементов И подаетс  на адресный «ход запоминающего устройства 2 кодов коррекции. Пр мые выходы регистра 11 сдвига подключаютс  коммутатором 8, один разр д которого аналогичен разр ду коммутатора 7, к информационным входам запоминающего устройства 1. На управл ющий вход 23 подаетс  сигнал записи в запоминающее устройство 1, и коэффициент помещаетс  в пер вую  чейку запоминающего устройства 1 . В нулевой  чейке запоминающег устройства 1 и запоминающего устрой ства 2 кодов коррекции посто нно хранитс  код нул . Далее с инверсных выходов регистра 11 сдвига код коммутатором 8 по единичному сигналу на управл ющем входе 38 подключаетс  со сдвигом нд один разр д влево к информационному вход запоминающего устройства 2 кодов коррекции. На управл ющий вход 2 подаетс  сигнал записи в за поминающее устройство 2 кодов .коррекции. Код коррекции частичного произведени , равный обратн му коду величины - 26/(л , запи сыв аетс  в первую  чейку запоминающего устройства 2 кодов коррекции . Далее выполн етс  два ци ла формировани  содержимого второй третьей  чеек запоминающих устройст 1 и 2. В регистр 9 заноситс  коэффи циент cv| , который по единичному сигналу иа управл ющем входе 28 78 через коммутатор 7 принимаетс  по единичному сигналу на управл ющем входе 30 в регистр 11 сдвига. На входе 19 узла подаетс  адрес 0000, который коммутатором 5 подключаетс  ко входу адреса запоминающего устройства 1. На управл ющий вход 23 узла подаетс  сигнал чтени  запоминающего устройства 1. Пр мые выходы регистра ,11 сдвига подключаютс  по единичному сигналу на управл ющем входе 37 коммутатором 8 к первым входам сумматора . Ко вторым входам сумматора коммутатором 6, один разр д которого аналогичен разр ду коммутатора 7, по единичному сигналу на управл ющем входе 25 подключаютс  информационные выходы запоминапмдего устройства 1. Коэффициент . J суммируетс  на сумматоре Ц с содержимым нулевой  чейки запоминающего устройства. Результат суммировани , по управл ющему сигналу на управл ющем входе 29 узла через коммутатор 7 принимаетс  в регистр 11 сдвига по единичному сигналу на управл ющем входе 30 узла. После этого на входы 19 узла подаетс  адрес 0018 который коммутатором 5 по единичному сигналу на управл ющем входе 39 подключаетс  к адресным входам запоминающего . устройства 1. Этот же адрес подаетс  на адресные входы запоминающего устройства кодов коррекции через элементы И группы 12, открытые единичными сигналами, снимаемыми с выходов регистра знаков соседних неизвестных,На управл ющий вход 23 подаетс  сигнал записи в запоминающее устройство 1 и коэффициент помещаетс  во вторую ,  чейку запоминающего устройства 1. К информационньтм еходам запоминающего устройства 2 кодов коррекции подключаютс  со сдвигом на один разр д влево инверсные выходы регистра 11 сдвига коммутатором 8 по единичному сигналу на управл ющем входе 38. На управл ющий вход 2k узла подаетс  сигнал записи в запоминающее устройство кодов коррекции и код коррекции частичного произведени , равный обратному коду величины , заноситс  во вторую  чейку запоминающего устройства 2 кодов коррекции. В результате следующего цикла вновь происходит занесение коэффициента в регистр 11 через коммутатор 7, чтение из первой  чейки запоми наюрдего. устройства 1 коэффициента суммирование на сумматоре 4 пр мого кода содержимого р егистра 1 сдвига с выходом данных запоминающего устройства 1, подключенного к сумматору 4 коммутатором 6,запоминание результата суммировани  в регистре 11 и запись по адресу ООП суммы в запоминающее устройство 1 , а в запоминакичее устройство 2 - по тому же адресу кода кор . рекции частичного произведени , равного обратному коду величины 2( 4 ). Далее в регистр 9 коэффициента заноситс  код ента bV : , и в течение последующих четырех циклов происходит занесение коэффициента в регистр 11, чтение из запоминающего устройства 1, суммирование на сумматоре 4, прием в регистр 11, запись в запоминающее устройство 1 пр мого кода содержимого регистра.11, запись в запомина щее устройство 2 сдвинутого на один разр д влево обратного кода содержи мого регистра 11 - формируетс  соде жимое  чеек k -7 запоминающего устройства 1, т.е.суммы +0, Ч:; +s,. bi/ и содержимое  чеек ч - / запоминающего устройства 2 кодов коррекции, представл ющее собой обратные коды величин -2( +0), ( ), -2(bY,i +cv,j )/-2bv, +c,-.j ). При этом на входы 19 устройства адреса должны подаватьс  в следующей последовательности: 0000, 0100, 0001, 0101, 0010, 0110, 0011, 0111. После этого в регистр 9 заноситс  коэффициент , и в течение восьм последующих циклов формируетс  содержимое  чеек 8-15 запоминающих устройств 1 и 2, На вход 19 узла ад реса подаютс  в такой последователь ности: 0000, 1000, 0001, 1001 0110, 1110, 0111, 1111.По окончани формировани  содержимого запоминающих устройств 1 и 2 в регистр 9 заноситс  значение fу . На втором этапе осуществл етс  вычисление нового приближени  решени . По сигналу на управл ющем входе 32 старшие разр ды регистра 11 устанавливаютс  в ноль. Далее устро ство работает по следующему циклическому алгоритму. В первом такте работы устройства на втором этапе на входы i8 узла из соседних узлов подаютс  знаковые раз О р ды соседних неизвестных Знаковый разр д, наход щийс  в п-ом справа разр де младшей части регистра 11 сдвига, выдаетс  на последовательный выход узла 21 через элемент ИЛИ 17 и открытый единичным сигналом на управл ющем входе 35 элемент.И 16. Элемент И 15 в это врем  закрыт. По единичному сигналу на управл ющем входе 3 узла знаки соседних неизвестных запоминаютс  в регистре 10. Начина  со второго такта работы устройства, на втором этапе на входы узла 19 подаетс  пр мой последовательный код значени  искомой функции . на пердыдущей итерации из соседних узлов младшими разр дами вперед. Каждый S-ый разр д этих чисел коммутатором 5 по управл ющему сигналу на управл ющем., входе 39 узла подключаетс  ко входам адреса запоминающего устройства 1. С выходов элементов И группы 12 код,представл ющий собой поразр дную коньонкцию кодов с выхода коммутатора 5 и регистра 10 знаков соседних неизвестных , подаетс  на входы адреса запоминающего устройства 2 кодов коррекции . -Из  чейки запоминающего устройства , 1, адрес которой определ етс  кодом и,ц.)Г5 U, и,.,р1 Ь-ТЯ, выбираетс  ранее подготовленное, частичное произведение 1) 1,J4fПО сигналу чтени  запоминающего устройства 1, подаваемому на управл ющий вход 23 узла. Одновременно на управл ющий вход 24 узла подаетс  сигнал чтени  из запоминающего устройства кодов коррекции. Из  чейки запоминающего устройства 2, разр ды адреса которой определ ютс  из выражений (u,.,)S,u. .rsi . и. ) o(,sian(u;;:,) o((u..).,V, И; выбираетс  ранее подготовленный код коррекции частичного произведени , представл ющий обратный код величины -2d,,, + 4j управл ющий вход 2 узла, подключенный ко входу переноса младшего разр да сумматора коррекции 3, подаетс  единичный управл ющий си1- нал. На выходе сумматора 3 формируетс  очередное истинное частичное произведение путем сложени  в дополнительном коде кодов с выходов запоминающих устройств 1 и 2. Выход суммд.тора 3 подключаетс  коммутаторо 6 по единичному .управл ющему сигналу на входе 26 узла ко входам сумматора . На сумматоре 4 полученное частичное произведение складываетс  с содержимым старших разр дов регистра 11 сдвига, пр мые выходы которого через коммутатор 8 по единичному сиг налу на управл ющем входе 37 подключ ютс  ко вторым входам сумматора k. П сигналу, подаваемому на управл ющий вход 29, сумма с выходов сумматора ,А принимаетс  в старшие разр ды регистра 11 сдвига по управл ющему сигналу на входе 30. По сигналу сдви га, поступающему на управл ющий вход 31 устройства, осуществл етс  сдвиг содержимого регистра 11 на один разр д вправо. Код значени  искомой функции на предыдуш.ей итерации, хран щийс  в младших разр дах регистра 11 сдвига, через преобразователь Т, элемент И 15, открытый единичным сигналом, подаваемым на управл ющий вход Зб, и элемент ИЛИ выдаетс  на последовательный выход 21 узла. Преобразователь Н дополнительного кода в пр мой предназначен дл  получени  пр мого кода от величины, хран щейс  в младших разр дах регистра 11 сдвига и поступающей на его вход в случае, если эта величина имеет отрицательный знак.При положительных значени х величины, хран щейс  в младши-х разр дах регистра :-11 , код, поступающий на вход преобразовател , передаетс  на его выход без изменени . После прохождени  п тактов рабо ты устройства в регистре 11 получаетс  очередное приближение искомой функции. В течение последующих т+2 тактое (т - разр дность крэффициентов ) стйршие разр ды найденного значени  искомой функции сдвигаютс  .в младшие разр ды регистра 11 сдвига , при этом элементы И 15 и 16 за рыты. Последующие итерации осуществл ютс  аналогично, и, когда решение получено, на управл ющий вход поступает сигнал, который открывает группу 13 элементов И (фиг. 3), через которую результат выдаетс  из младших разр дов регистра сдвига на группу выходов 22 узла. Причем 12 группа 13 элементов И включает элементы И 49 и 50, группу входов 51. Предлагаемое устройство позвол ет существенно расширить класс решаемых задач за счет обеспечени  возможности непосредственного решени  задач с переменными коэффициентами и отрицательными значени ми искомого решени , не требу  никаких дополнительных преобразований. Дл  решени  задач такого класса с использованием известного устройства необходимо выполнить предварительное преобразование исходной дифференциальной задачи к эквивалентной, но с положительными значени ми решени . Методы такого преобразовани  плохо формализуемы и требуют больших затрат как -ручного труда,так и машинного времени и, кроме того, не дл  всех задач такое преобразование возможно. Формула изобретени  Вычислительный узел цифровой сеточной модели дл  решени  -дифференциальных уравнений в частных производных , содержащее запоминающее , устройство,. адресный вход которого соединен с выходом первого коммутатора , перва  и втора  группы входов которого  вл ютс  соответственно первой и второй группами входов узлов , первый и второй входы второго коммутатораподключены соответственно К выходу сумматора и выходу регистра коэффициента, вход которого  вл етс  информационным входом узла, выход второго коммутатора соединен со входом регистра сдвига, группа выходов которого подключена к информационным входам элементов И первой группы, выходы которых  вл ютс  группой выходов узла, первый элемент И, управл ющие входы элементов И первой группы, первые входы первого элемента И и запоминающего устройства,а также группы входов регистра сдвига и второго коммутатора и треть  группа входов первого коммутатора соединены с соответствующими управл ющими входами узла, отличаю щийс   тем,что, с целью расширени  класса, решаемых задач, в него введены регистр знаков соседних неизвестных , запоминающее устройство кодов коррекции, третий и четвертый KOMMVтаторы , сумматор коррекции, преобразователь дополнительного кода в пр мой, второй элемент И, втора  группа .элементов И и элемент ИЛИ, выход которого  вл етс  информационным выходом узла, вход регистра знаков соседних неизвестных соединен с первой группой входов узла, выходы регистра знаков соседних неизвестных и первого коммутатора подключены соответственно к первому и второму входам элементов И второй группы, группа выходов которой соединена с группой адресных входов запоминающего устройства кодов коррекции, группа выходов которого подключена к первой группе входов сумматора кор рекции, группа выходов которого соединена с первой группой входов треть его коммутатора, группа выходов кото рого подключена к первой группе вхо дов сумматора, пр мые и инверсные выходы разр дов регистра сдвига соединены соответственно с первой и второй группами входов четвертого коммутатора, группа выходов которого подключена ко второй группе входов сумматора, а также к информационным входам запоминающего устройства и запоминающего устройства кодов рекции, -группа выходов запоминающего устройства соединена со вторыми группами входов третьего коммутатора и сумматора коррекции, знаковый разр д группы младших разр дов регистра сдвига подключен к первым входам преобразовател  дополнительного кода в пр мой и второго элемента И, выход которого соединен с первым входом элемента ИЛИ, выход регистра сдвига подключен ко второму входу преобразовател  дополнительного кода,выход которого соединен со вторым входом первого элемента И, выход которого подключен ко второму входу элемента ИЛИ,группа управл ющих входов запоминающего устройства кодов коррекций , третьи группы входов сумматоров коррекции, третьего и четвертого коммутаторов и второй вход второго элемента И соединены с соответствующими управл ющими входами узла. Источники информации, прин тые во внимание при экспертизе 1- Авторское свидетельство СССР ff , кл. G 06 F 15/3, 1975.
2. 2. Авторское сивдетельство СССР по за вке № 271.7710/18-24, кл. G Об F 15/32, 27.07.79 (прототип ).

   (риг: 1