Claims (2)
а - число, на которое возрастает срдержимое накопительного регистра с каждым тактом другой импульсной последовательности с меньшей частотой. 3 В результате делени частоты средние значени частот будут равными, но мгновенные значени частот будут различатьс . Различие частот приводит к возникновению помехи дробности, котора снижает точность цифрового фазово го детектора. Дл компенсации помехи дробности переменный код, снимаемый с накопительного регистра, преобразовываетс в аналоговую форму и затем в суммирующем устройстве складываетс с выходным сигналом фазового детектора . Точность компенсации помехи дробности , т.е. точность цифрового фазового детектировани , обеспечиваема известным устройством, определ етс точностью установки и стабильностью коэффициентов, передава ФД, ЦАП и весовые коэффициенты при суммироваНИИ , поддержание которых на высоком уровне св зано с известными трудност ми . На практике не удаетс достичь устойчивой компенсации помех дробности до уровн ниже 0 дБ, что чаше все го оказываетс недостаточным. К тому же, указанна величина ослаблени помех достигаетс за счет тщательной настройки и регулировки соответствующих узлов схемы, что снижает экономические показатели при производст ве. Цель изобретени - повышение точности цифрового фазового детектирова ни . 1 Поставленна цель достигаетс тем что в известный цифровой фазовый детектор , содержащий цифроаналоговый преобразователь и делитель частоты с дробным переменным коэффициентом делени , введены последовательно соеди ненные первый запоминающий регистр, цифровой сумматор, переключатель кодов и второй запоминающий регистр, включенные между кодовым выходом дел тел частоты с дробным переменным ко эффициентом делени и входом цифроаналогового преобразовател , а также первый и второй элементы задержки, триггер, элемент ИЛИ и арифметический блок, причем входы последнего соединены с кодовыми входами делител частоты с дробным переменным коэф фициентом делени , а выход - со вторым входом цифрового сумматора, при этом второй вход переключател кодов подключен к кодовому выходу делител частоты с дробным переменным коэффи ) циентом делени , а управл ющий вход к выходу триггера, входы которого через первый и второй элементы задержки соединены со входами элемента ИЛИ, подключенными соответственно к выходу делител частоты с дробным переменным коэффициентом делени , соединенному с тактовым входом детектора, а выход первого элемента задержки и выход элемента ИЛИ подключены соответственно к тактовым входам первого и второго запоминающих регистров. На фиг. 1 показана структурна схема цифрового фазового детектора; на фиг, 2 - временные диаграммы работы устройства. Устройство содержит тактовый вход 1 делител частоты (ДЧ), делитель 2 частоты в целое число раз, накопительный регистр 3 (НР) , делитель 1 частоты с дробным переменным коэффициентом делени (ДПКД), выход 5 ДЧ, тактовый вход 6 HP, выход 7 импульсов переполнени HP, управл ющий вход 8 ДЧ дл изменени его коэффициента делени на единицу, кодовый вход 9 ДЧ дл задани целочисленной части N коэффициента делени , кодовый вход 10 HP дл задани дробной части а коэффициента N, тактовый вход 11 устройства дл импульсной последовательности с меньшей частотой, первый 12 и второй 13 элементы задержки, входы триггера, триггер 15, выход 16 триггера, управл ющий вход 17 переключател кодов, переключатель 18 кодов , кодовые входы 19 переключател кодов, кодовый выход 20 HP, цифровой сумматор 21, первый запоминающий регистр 22, кодовый вход 23 первого запоминающего регистра, тактовый вход 2k первого запоминающего регистра, выход 25 первого элемента задержки, арифметический блок 26, входы 27 арифметического блока, выход 28 арифметического блока, входы 29 цифрового сумматора, кодовый вход 30 второго запоминающего регистра, второй запоминающий регистр 31, элемент ИЛИ 32, входы 33 элемента ИЛИ, выход 3 элемента ИЛИ, тактовый вход 35 второго запоминающего регистра, вход 36 цифроаналогового преобразовател (ЦАП) ЦАП 37. Одна из импульсных последовательностей (Гд (t) с большей частотой Гд, как и в известном устройстве, поступает на тактовый вход 1 делител 2 частоты совместно с накопительным ре гистром 3, образующим делитель k час тоты с дробным переменным коэффициен том делени (ДПКД). Импульсы с выхо да 5 делител 2 поступают на тактовы вход 6 регистра 3. а выход 7 импульсов переполнени регистра св зан с управл ющим входом 8 делител частоты дл изменени его коэффициента де лени на единицу. Целочисленна HQ и дробна а части коэффициента делени N задаютс этими числами соответ ственно на кодовых входах 9 и 10 делител и регистра. При переполнении регистра коэффициент делени делител вместо NQ принимает значение на врем одного цикла делени . В результате чередовани целочисленных коэффициентов NQ и получают дро ный (в среднем) коэффициент N Np+a/Q где Q - емкость накопительного регистра . Импульсные последовательности dA(t), полученные в результате делени частоты rfe (t) меньшей ча тотой fg и поступающие на вход 11 ус . ройства, через элементы 12 и 13 задержки с посто нными времени JT возде ствуют на входы Н триггера 15. Сигнал D(f) с выхода 16 триггера посту пает на управл ющий вход 17 переключател 18 кодов, на один из кодовых входов 19 которого поступает код ад(1), снимаемый с инверсных выходов 20 накопительного регистра 3, а на другой код Бд(1-С)ад(1-Г)+ NQ, полу ченный в результате суммировани в цифровом сумматоре 21 посто нного чи ла NQ с переменным кодом ад (1-г), снимаемым с первого запоминающего регистра 22, подключенного кодовым входом 23 к выходу 20 регистра 3. Регистр 22 тактируетс импульсами (rft(t-Tr), дл чего его тактовый вход 2 подключаетс к выходу 25 первого элемента 12 задержки. Дл получени кода NQ NoQ+a служит арифметический блок 26. На его входы 27 поступают исходные числа N и а, а результирующее число с его выхода 28 передаетс на один из входов 29 цифрового сумматора 21. Пол рность подключени управл ющего входа 17 переключател кодов 18 выбираетс такой. чтобы на его выход передавалс код Ьд(1-т) с момента по ступлени очередного импульса последовательности (t-T) до момента поступлени очередного импульса последовательности сГд ) на входы 1 4 триггера 15- На остальных интервалах времени на выход переключател передаетс код a(t-Tr). На кодовом входе 30 второго запоминающего регистра 31 присутствует таким образом код c(t)raд(t-c)+NQЗD(t-r)+aд(t-C)-D(t-r), Второй запоминающий регистр 31 тактируетс суммарной импульсной последовательностью (f(t)+cf(t), получае мой с помощью элемента ИЛИ 32. Дл этого входы 33 элемента ИЛИ соединены со входами элементов задержек, а ее выход 3 подключен к тактовому входу 35 упом нутого регистра. Выходной код ) регистра 31 поступает на вход 36 ЦАП 37 и преобразовываетс в аналоговый эквивалент. Площадь под функцией ) на интервале времени, равном периоду Tjj импульсной последовательности (t) на любом участке функции, остаетс посто нной. Объ сн етс это тем, что приращени площади за счет изменений периода Т/, равные Сд-д)Тв компенсируютс смещением функции ) по оси кодов на величину, редел емую функцией 30(t). Помеха п.. дробности таким образом полностью исключаетс . Аналогова величина, соответствующа посто нной составл ющей (з-о кода g(t), вл етс результатом цифрового фазового детектировани и выдел етс далее известными методами путем фильтрации гармоник частоты f. Как видно из фиг. 2, переходные процессы в цифровых схемах, предшествующих второму запо1 нающему регистру , не вли ют на вид функции gg(t). На фиг. 2 эт отражено участками функций O(t-P), ) и с (t), показанными пунктиром. Посто нна времени ТГ должна равн тьс или превышать врем записи числа в регистр 31. Точность компенсации помех дробности , т.е. точность цифрового фазового детектировани , в предлагаемом устройстве определ етс лишь точностью ЦАП. Учитыва высокую точность последних (дес тиразр дный ЦАП, например , имеет погрешность, не превышающую 10) можно заключить, что выигрыш , даваемый предлагаемым устройством по сравнению с известным, составит величину не менее пор дка. Некоторое усложнение схемы по срав нению с известной не приведет к существенному снижению надежности, так как введены простые узлы, особых требований к которым не предъ вл етс . Схема не требует подстройки и регулировки , допускает применение при ее изготовлении твердотельной технологии Формула изобретени Цифровой фазовый детектор, содержащий цифроаиапоговый преобразовател и делитель частоты с дробным перемен ным коэффициентом делени , отли чающийс тем, что, с целью повышени точности детектировани , в него введены последовательно соединенные первый запоминающий регистр, цифровой сумматор, переключатель кодов и второй запоминающий регистр, включенные между кодовым выходом делител частоты с дробным переменным коэффициентом делени , и входом цифро аналогового преобразовател , а также первый и второй элементы задержки, триггер, элемент ИЛИ и арифметичес/ /H jg ga is the number by which the srathful accumulative register increases with each clock cycle of another pulse sequence with a lower frequency. 3 As a result of frequency division, the average values of the frequencies will be equal, but the instantaneous values of the frequencies will be different. The difference in frequencies leads to interference with the fractionality, which reduces the accuracy of the digital phase detector. To compensate for the fractional noise, the variable code taken from the cumulative register is converted to analog form and then added to the output of the phase detector in a summing device. The accuracy of the compensation of interference fragmentation, i.e. The accuracy of the digital phase detection provided by the known device is determined by the installation accuracy and the stability of the coefficients, transmitting the PD, DAC, and weighting factors in the summation of DI, which are maintained at a high level due to known difficulties. In practice, it is not possible to achieve a stable compensation of fragmentation noise to a level below 0 dB, which most often turns out to be insufficient. In addition, this amount of interference reduction is achieved by carefully adjusting and adjusting the corresponding nodes of the circuit, which reduces economic performance during production. The purpose of the invention is to improve the accuracy of digital phase detection. 1 The goal is achieved by introducing a serially connected first memory register, a digital adder, a code switch and a second memory register connected between the code output of the frequency bodies to the digital alternating converter and a frequency divider with a fractional variable division factor. fractional dividing variable and digital-to-analog converter input, as well as the first and second delay elements, trigger, OR element and arithmetic unit, the inputs of the latter are connected to the code inputs of a frequency divider with a fractional variable division factor, and the output is connected to the second input of a digital adder, while the second input of the code switch is connected to the code output of a frequency divider with a fractional variable division factor, and A trigger input to the trigger output, the inputs of which through the first and second delay elements are connected to the inputs of the OR element, connected respectively to the output of a frequency divider with a fractional variable division factor, connecting ennomu to a clock input of the detector, and the output of the first delay element and the output element or connected respectively to the clock inputs of the first and second storage registers. FIG. 1 shows a block diagram of a digital phase detector; 2, time diagrams of the device operation. The device contains a clock input 1 frequency divider (DF), a divider 2 frequencies in an integer number, cumulative register 3 (NR), a divider 1 frequency with a fractional variable division factor (DCPD), output 5 DF, clock input 6 HP, output 7 pulses overflow HP, control input 8 QH to change its division factor by one, code input 9 QH to set the integer part N of the division factor, code input 10 HP to set the fractional part of the N coefficient, clock input 11 of the device for pulse sequence with a lower frequency , P pvay 12 and second 13 delay elements, trigger inputs, trigger 15, trigger output 16, code switch control input 17, code switch 18, code switch inputs 19, code switch 20 HP, digital totalizer 21, first memory register 22, code the input 23 of the first memory register, the clock input 2k of the first memory register, the output 25 of the first delay element, the arithmetic unit 26, the inputs 27 of the arithmetic unit, the output 28 of the arithmetic unit, the inputs 29 of the digital adder, the code input 30 of the second storage register, the second storage register 31, the element OR 32, the inputs 33 of the element OR, the output 3 of the element OR, the clock input 35 of the second storage register, the input 36 of the digital-to-analog converter (DAC) of the DAC 37. One of the pulse sequences (Gd (t) with the greater frequency Gd, As in the known device, it arrives at the clock input 1 of the divider 2 frequency together with the accumulative register 3, which forms the divider k clocks with a fractional variable division factor (DFD). The pulses from the output 5 of the divider 2 are fed to the clock input 6 of register 3. And the output 7 of the register overflow pulses is connected to the control input 8 of the frequency divider to change its division factor by one. The integer HQ and the fractional parts of the division factor N are specified by these numbers, respectively, at code inputs 9 and 10 of the divider and the register. When the register is full, the division factor of the divider instead of NQ takes the value by the time of one division cycle. As a result of the alternation of integer coefficients NQ, a kernel (on average) coefficient N Np + a / Q is obtained where Q is the capacity of the cumulative register. The pulse sequences dA (t) obtained by dividing the frequency rfe (t) by a smaller frequency fg and arriving at the input 11 of the antenna. The elements, through elements 12 and 13 of the delay with the time constant JT, are applied to the inputs H of the trigger 15. The signal D (f) from the output 16 of the trigger is sent to the control input 17 of the switch 18 of the codes, one of the code inputs 19 of which receives the code hell (1), taken from inverse outputs 20 of cumulative register 3, and to another code Bd (1-С) hell (1-G) + NQ, obtained as a result of summation in the digital adder 21 of constant NQ with variable code hell (1-g), removed from the first storage register 22 connected by code input 23 to the output 20 of register 3. Register 22 t is activated by pulses (rft (t-Tr), for which its clock input 2 is connected to the output 25 of the first delay element 12. To get the code NQ NoQ + a, an arithmetic unit 26 is used. Its inputs 27 receive the initial numbers N and a, and the resulting the number from its output 28 is transmitted to one of the inputs 29 of the digital adder 21. The polarity of the connection of the control input 17 of the switch 18 is chosen so that its output transmits the code bd (1-t) from the time the next pulse of the sequence (tT) until the next pulse after The value of the trigger is 154. At the remaining time intervals, the code a (t-Tr) is transmitted to the output of the switch. At code entry 30 of the second storage register 31, there is thus a code c (t) rad (tc) + NQ3D (tr) + ad (tC) -D (tr), the second memory register 31 is clocked by the total pulse sequence (f (t) + cf (t), obtained using the OR element 32. For this, the inputs 33 of the OR element are connected to the inputs of the delay elements, and its output 3 is connected to the clock input 35 of the said register. The output code) of the register 31 is fed to the input 36 of the D / A converter 37 and converted to analogue equivalent. The area under the function) on a time interval equal to the period Tjj of the pulse sequence (t) in any part of the function remains constant. This is explained by the fact that the increments of the area due to changes in the period T / equal to Cd-e) TV are compensated by shifting the function) along the code axis by an amount determined by the function 30 (t). Interference in terms of fractionality is thus completely excluded. The analog value corresponding to the constant component (g-code g (t) is the result of digital phase detection and is further distinguished by known methods by filtering frequency harmonics f. As can be seen from Fig. 2, the transients in the digital circuits preceding The second register is not affected by the appearance of the function gg (t). In Fig. 2, this is reflected by the dashed O (tP), and c (t) portions of the functions. The time constant of the TG must be equal to or exceed the time it takes to write the number to the register 31. The accuracy of compensating for the interference of the fractionality, i.e. The accuracy of the digital phase detection in the proposed device is determined only by the accuracy of the D / A converter. Taking into account the high accuracy of the latter (a ten-bit DAC, for example, has an error not exceeding 10), it can be concluded that the gain given by the proposed device in comparison with the known one will be not less than an order of magnitude. A certain complication of the scheme in comparison with the known one will not lead to a significant decrease in reliability, since simple nodes have been introduced for which there are no special requirements. The circuit does not require adjustment and adjustment, allows for the use of solid-state technology in its manufacture. Formula of the invention. A digital phase detector containing a digital signal converter and a frequency divider with a fractional variable division factor, distinguished by the fact that, in order to improve detection accuracy, sequentially connected are introduced into it. the first memory register, the digital adder, the code switch and the second memory register connected between the code output of the frequency divider with fractional translations by the division factor, and the input to the digital-to-analog converter, as well as the first and second delay elements, the trigger, the OR element, and the arithmetic / / H jg g
ii
/г/ кий блок, причем, причем входы последнего соединены с кодовыми входами делител частоты с дробным переменным коэффициентом делени , а выход со вторым входом цифрового сумматора , при этом второй вход переключател кодов подключен к кодовому выходу делител частоты с дробным переменным коэффициентом делени , а управл ющий вход - к выходу триггера, входы которого через первый и второй элементы задержки соединены со входами элемента ИЛИ, подключенными соответственно к выходу делител частоты с дробным переменным коэффициентом делени и к тактовому входу детектора , а выход первого элемента задержки и выход элемента ИЛИ подключены соответственно к тактовым входам первого и второго запоминающих регистров . Источники информации, прин тые во внимание при экспертизе 1. Патент США № 2 90500, кл, 250-36, опублик. Об.12.9. / g / cue block, moreover, the inputs of the latter are connected to the code inputs of a frequency divider with a fractional variable division factor, and the output with a second input of a digital adder, while the second input of the code switch is connected to the code output of a frequency divider with a fractional variable division factor, and control input - to the trigger output, the inputs of which through the first and second delay elements are connected to the inputs of the OR element, connected respectively to the output of a frequency divider with a fractional variable factor and to the clock input of the detector, and the output of the first delay element and the output of the OR element are connected respectively to the clock inputs of the first and second memory registers. Sources of information taken into account in the examination 1. US patent number 2 90500, class, 250-36, published. 12.12.
2. Патент США № , кл.ЗЗЫб, опублик. 12.01.71.2. US patent No. CL.ZZB, pub. 01.12.71.