SU873206A1 - Цифровой регул тор - Google Patents

Description

.

Изобретение относитс  к цифровым системам автоматического регулировани  и может быть использовано дл  управлени  объектами, оснащенньилИ частотными датчиками регулируемых параметров .

Известно устройство дл  цифрового регулировани  скорости, содержащее измеритель частоты, сумматор, выходной преобразователь и генератор тактовой частоты.

Недостатком данного устройства  вл етс  низка  точность.

Наиболее близким к изобретению по технической сущности  вл етс  цифровой регул тор, содержащий генератор тактовой частоты, последо ательно соединенные измеритель частоты, устройство суммировани , первый блок, вентилей и выходной преобразователь, выход котррого соединен с выходом регул тора/ и первый элемент ИЛИ,выход которого подключен к первому управл ющему входу устройства суммиро-. вани , а первый и второй входы соответствецно , к входу и выходу первого элемента задержки, выход которого через второй элемент задержки соединен с управл ющим входом первого блока вентилей, причем выход генератора

тактовой частоты подключен к первому входу измерител  частоты 1.

Недостатком данного регул тора следует считать недостаточно высокое быстродействие, обусловленное наличием двух этапов работы измерител  частоты. Переменный интервал дискретизации в системе, обусловленный измерением частоты по периоду, приво10 дит к ухудшению качества регулировани  при малых значени х регулируемого параметра, а следовательно-, к снижению точности «/

Цель изобретени  - повышение быст15 родействи  и точности регул тора.

Указанна  цель достигаетс  тем, что в него введены делитель частоты и последовательно соединенные третий и четвертый элементы згщержки, выходы

20 которых соединены соответственно с установочным и вторым управл ющим входами устройства суммировани , вход третьего элемента задержки, подключен К выходу второго элемента задержки,

25 выход генератора тактовой частоты через делитель частоты - к первому входу первого элемента ИЛИ, а также тем, что измеритель частоты,. содержгиций блок синхронизации, первый, второй и третий входы которого подключены со30

ответственно к первому, второму и третьек1у входам измерител , а первый и второй выводы - к первому и втором входам реверсивного счетчика, пр мые и инверсные выходы которого соединены соответственно с первым и вторым выходами измерител  и через первый второй дешифраторы - с первым и вторым управл ющими входами блока синхронизгщии , а также тем, что устройство суммировани  содержит блок инкремента и второй блок вентилей, выходы которых через второй.злемент ИЛИ соединены с входом накапливающего сумматора , выход которого подключен к выходу устройства, а обнул ющий . вход - к установочному входу устройства , причем вход блока инкремента и информационный вход второго блока вентилей соединены соответственно с первым и вторым информационными входами устройства, а их управл ющие входы - с вторым и первым управл ющими входами устройства.

На чертеже приведена блок-схема цифрового регул тора.

Она содержит измеритель 1 частоты состо щий из блока 2 синхронизации, реверсивного счетчика 3 и первого и второго, дешифраторов 4 и 5,устройство б суммировани , состо щее из блок 7 инкремента, второго блока 8 вентилей , второго элемента ИЛИ 9 и накапливающего сумматора 10, первый блок 11 вентилей, выходной преобразователь 12, делитель 13 частоты, первый элемент ИЛИ 14, первый, второй, третий и четвертый злементы 15-18 задержки и генератор 19 тактовой частоты .

Регул тор работает следующим образом .

На второй и третий входы измерител  1 частоты п.оступают соответственно импульсы частотного задатчика регулируемого параметра f и частотного датчика обратной св зи f.

Устройство б синхронизации, осуществл ет прив зку импульсов fj и f к частоте f таким образом, что одновременное, присутствие импульсов f и f соответственно на суммирующем и вычитгиощем входах реверсивного счетчика 3 исключено.

В реверсивном счетчике 3 образуетс  код суммы отклонений между згщанньм и истинным значени ми регулируемой величины. В пренебрежении эффектом дискретизации и квантовани  можно записать

|uj-vat,

НиШ

где N tii - текущее значение кода в реверсивном счетчике 3. Л пеАнаЛ режим работы измерител  1 частоты определ етс  емкостью счетчика 3. При полном заполнении счетчика 3, что .имеет место при больших или длительных рассогласовани х в случае f д срабатывает дешифратор 5 и блокирует поступление импульсов f3 на вход сложени  счетчика 3. Этот процесс продолжаетс  до тех - пор, пока счетчик 3 выйдет в линейный режим за счет поступлени  импульсов f на вход вычитани . Аналогичным образом дешифратор 4 срабатывает при обнулении счетчика 3 в случае

А 3 Р этом блокируетс  поступление импульсов fд.

При поступлении очередного импульса с выхода делител  13 частоты через элемент или14 открываютс  венти-. ли блока 8 и пр мой код в рассматриваемом п-ом цикле из счетчика 3 переписываетс  в накапливающий сумма . тор 10. В последнем хранитс  интегральна  составл юща  предьвдущегр (п-1 )-го цикла в дополнительном, ко0 Де. Таким образом, в сумматоре 10 окажетс  записанным число

e(n)rNtt(n)-NH(n-),

равное текущему значению ошибки в 5 системе.

.Импульс делител  13 частоты,задержанный на врем , определ емое элементом 15 задержки, вновь разрешает подачу пр мого кода N и(п) в сумматор 10. Сложение кодрв N(n) и в(п) дает интегрсшьно-пропорциональное регулирующее воздействие

, ,Nn (n1 NM(n)te(r)

5 . Через врем , определ емое элементом 16 задержки, разрешаетс  перепись этого кода из сумматора 10 через блок 11 вентилей в выходной :преобразователь 12. Через врем , опрбдел еф мое элементом 17 задержки, обнул етс  сумматор 10, а через врем ,опре-г дел емое элементом 18 задержки, разрешаетс  работа блока 7 инкремента, в котором к обратному коду счетчика 3 добавл етс  единица младшего разр да . Полученный дополнительный код

МАОП(П) передаетс  через злемент Или 9 в сумматор 10. На этом цикл работы регул тора заканчиваетс . Начало следующего цикла определ етс  0 моментом поступлени  очередного импульса с делител  13 частоты.

Дл  нормгшьной работы регул тора необходимо выполнить условие

1

«

I

где - коэффициент делени  делител  частоты 13}, зРв задержки соответстМвукхцих элементов задержки .

Claims (2)

1. Поскольку,.при современной элементной базе времена t.. .. t могут быть выбраны весьма малыми (дес тки65 сотни наносекунд),, то период дискретизации , равный - , может быть выбран также малым Гединицы-дес тки микросекунд). Дл  большинства промышленных объектов, и в частности . электроприводов, така  величина периода дискретизации по сравнению с посто нной времени объекта  вл етс  пренебрежимо малой, что позвол ет рассматривать систему как квазинепре рывную и получать точность регулировани , соизмеримую с непрерывными системами. Более высокое быстродейст вие предлагаемого регул тора обуслов , лено квазинепрерывным сравнением f в реверсивном счетчи частот fj и ке 3., Такое сравнение величин частотных сигналов  вл етс  объективно наиболе быстродействующим и при уровн х частот f и f 10 кГц и выше дл  боль .шинства промыоленных объектов дискретность сравнени  практически не сказываетс . Применение данного регул тора дл  управлени  скоростными режимами бумагоделательных машин позволит значи тельно повысить качество конечной продукции, что даст определенный эко номический эффект. Формула изобретени  1. Цифровой регул тор, содержащий генератор тактовой частоты, последовательно соединенные измеритель частоты, устройство суммировани , первый блок вентилей и выходной преобразователь , выход которого соёдинен с выходом регул тора, и первый элемент ИЛИ/ выход которого подключен к первому управл ющему входу устройства суммировани ,, а первый и. второй входы соответственно к входу и выходу первого элемента задержки, выход которого через второй элемент задержки соединен с управл ющим входом первого блока вентилей, причем выход генератора тактовой частоты подключен к первому входу измерител  частоты, отличающийс  тем, что, с целью повышени  быстродействи  и точности регул тора; в него введены делитель частоты и последовательно соединенные третий и четвертый элементы задержки, выходы которых соединены соответственно с установочным и вторым управл ющим входами устройства суммироьнни «вход третьего элемента задержки псцключен к выходу второго элемента задержки, а выход генератора тактовой частоты через делитель частоты - к первому входу первого элемента ИЛИ. 2.Регул тор по п. 1, о т л и чающийс  тем, что измеритель частоты содержит блок синхронизации , первый, второй и третий входы которого подключены соответственно к первому, второму и- третьему входам измерител , а первый и второй выходы - к первому и второму входам реверсивного счетчика, пр мые и ииверс-. ные выходы которого соединены соответственно с первым и вторым :выходами измерител  и через первый и второй дешифраторы - с первым и вторым управл ющими входами блока синхронизации . 3.Регул тор по п. 1, отличающийс  тем, что устройЬтво суммировани  содержит блок инкремента и второй блок вентилей, выходы которых через второй элемент ИЛИ соединены со входом накапливающего сумг матора, выход которого подключен к выходу устройства, а обнул ющий вход - к установочному входу устройства , причем вход блока инкремента и информационный вход второго блока вентилей соединены соответственно с первым и вторым информационными входами устройства, а их управл ющие входы - с вторым и первым уп равл ющими входами устройства. Источники информации, прин тые во внимание при экспертизе 1.Патент Японии 43-71691, кл. 54 (7)Д320, 1, опублик. 1968.
2. 2.Авторское свидетельство СССР по за вке 2666825,кл. G 05 В 11/26, 1978 (прототип).