SU869021A1 - Аналого-цифровой преобразователь - Google Patents

Аналого-цифровой преобразователь Download PDF

Info

Publication number
SU869021A1
SU869021A1 SU782699736A SU2699736A SU869021A1 SU 869021 A1 SU869021 A1 SU 869021A1 SU 782699736 A SU782699736 A SU 782699736A SU 2699736 A SU2699736 A SU 2699736A SU 869021 A1 SU869021 A1 SU 869021A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
trigger
elements
signal
inputs
Prior art date
Application number
SU782699736A
Other languages
English (en)
Inventor
Эдуард Петрович Макаров
Original Assignee
Уральский ордена Трудового Красного Знамени политехнический институт им. С.М.Кирова
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Уральский ордена Трудового Красного Знамени политехнический институт им. С.М.Кирова filed Critical Уральский ордена Трудового Красного Знамени политехнический институт им. С.М.Кирова
Priority to SU782699736A priority Critical patent/SU869021A1/ru
Application granted granted Critical
Publication of SU869021A1 publication Critical patent/SU869021A1/ru

Links

Landscapes

  • Analogue/Digital Conversion (AREA)

Description

(54) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ Изобретение относитс  к вычислительной и цифровой измерительной те нике. Известен аналого-цифровой преобразователь АЦП , содержащий в каждом разр де схему сравнени , цифров управл емое сопротивление и перекид ные транзисторные ключи, триггер с раздельными импульсными входами, сх мы И, входы которых соединены с выходами схем сравнени  и триггера, а выходы соединены со входами схем ИЛИ в последующих младших разр дах, генератор тактовых импульсов и схем И дл  считывани  кода в кодовые шин числа til Недостатки данного АЦП - низка  помехоустойчивость к импульсным помехам , больша  погрешность считывани , малое быстродействие. Цель изобретени  - повышение надежности , быстродействи , точности считывани  и технологичности в интегральном исполнении. Поставленна  цель достигаетс  те что в аналого-цифровой преобразователь , содержащий в каждом разр де элемент сравнени , триггер, первые элементы ИЛИ, содержащий также за исключением старшего разр да, первы элементы И, первый и второй входы каждого из которых-соединены с выходами схемы сравнени  и триггера, а выходы соединены со входами первых элементов ИЛИ, выходы которых соединены с первыми и вторыми входами триггеров , третьи входы которых соединены с шиной Установка в ноль, вторые элементы И, первые входы которых соединены с выходами триггеров, цифровые управл емые сопротивлени  и ключи, управл ющие входы которых соединены с выходами триггеров предыдущих разр дов, а выходы - с шиной опорного напр жени , общей шиной и цифровыми управл емыми сопротивлени ми , введены в старший разр д третьи элементы И, в младший разр д - элемент ИЛИ-НЕ, во все разр ды, кроме старшего, - четвертые элементы И и вторые элементы ИЛИ, дополнительный триггер, п тый элемент И, третий элемент ИЛИ, при этом входы третьих элементов И соединены с выходами триггера и элемента сравнени  старшего разр да , а выходы соединены с входами элемента ИЛИ старшего разр да, входы четвертых элементов И каждого разр да соединены с выходами триггера и элемента сравнени , а выходы соедийены с входами вторых элементов Ш1И, выходы которых соединены со входами п того элемента И, выход которого со динен с первым входом дополнительног триггера, первый выход которого соединен с третьими входс1ми, первых элементов И, а второй выход - со вхо дом п того элемента И, выходы первых и третьих элементов И соединены со входами третьего элемента ИЛИ, выход которого соединен со вторым входом дополнительного триггера, выходы пер вых элементов И младших разр дов сое динены с входами элемента ИЛИ-НЕ, выход которого соединен со вторыми входами вторых элементов И. На чертеже представлена функциональна  схема предлагаемого АЦП на п ть двоичных разр дов. Аналого-цифровой преобразователь содержит триггеры 1 с раздельными по тенциальными входами (регистр выходн го кода , дополнительный триггер 2, шину 3 Установка в О триггеров, ци ровые управл емые сопротивлени  4, пр мой 5 и инверсный 6. выходы тригге ров, перекидные транзисторные ключи 7, шину 8 Земл , элемент 9 сравнени , пр мой 10 и инверсный 11 выходы схем сравнени , элементы ИЛИ 12 и 13, входы триггеров 14 и 15, элементы И 16 и 17, элемент ИЛИ 18 на восемь входов, шину 19 опорного напр жени  (Ug)( элементы И 20 и 21 на два входа, элемент ИЛИ 22, элемен И 23, шины 24 выходного кода-, элементы И 25 и 26, элемент ИЛИ-НЕ 27, Устройство работает следующим об разом. В исходном состо нии (Ugy 0) триггеры 1 и 2 установлены в состо  ние О сигналом по шине 3. Уровень эталонного напр жени  () иа выхо де ци(й)овых управл емых сопротивлений (ЦУС) 4 в каждом разр де соотве ствует весу разр да и форглируетс  п действием управл ющих сигналов с по тенциальных выходов 5 и 6 триггеров 1 предшествукхцик разр дов, подключа щих с помощью соответствующих ключей 7 сопротивлени  к шине Земл  Уровн ми квантовани  сигнала Ugj( (t) в процессе преобразовани  дл данного АЦП  вл ютс  четные U gx hy Еа и нечетные Ugy Ьу(2а + 1), где а О ,1,2,... ,15, hy - шаг кван товани  по уровню hy{2a+l) факт равенПри и вх ств уровн  эталонного напр жени  эт в фиксируетс  элементом 9 сравнени  в младааем разр де. С увеличением U х со скоростью, не превышающей шага Квантовани  hy в одном такте преобразовани  1пр , сигнал 1 с выхода 10 элемента 9 сравнени , соответствук дий . после завершени  переходных процессов в элементе 9 сравнени  () поступает на вход элемента И 17, подотовленного другим входам игналами 1 с выходов 6 триггера 1 ладшего разр да и триггера 2. С выода элемента И 17 ) сигнал проодит элемент ИЛИ 12 () и переклюает триггер 1 млсщшего разр да в осто ние 1 по входу 15 Ci ) . На ыходе б триггера 1 устанавливаетс  сигнал О, который поступает на вход элемента И 17. На выходе элемента и 17 также устанавливаетс  сигнал О и триггер 1 мпадшего разр да переходит в режим хранени  информации (на входах 14 и 15 сигнал 0 . При убывании Uftx сигнал 1 с выхода 11 элемента 9 сравнени , соответствующий поступает на вход элемента И 16, подготовленный по двум входам сигналами 1 с выхода 5 триггера 1 и выхода 6 триггера 2. С выхода элемента И 16 сигнал проходит элемент ИЛИ 13 и переключает триггер 1 младшего разр да в состо ние 1, а затем и на выходе элемента И 16 устанавливаетс  сигнал О и триггер 1 переходит в режим хранени  информации. Суммарна  продолжительность процесса преобразовани  на нечетных уровн х квантовани  определ етс  соотношением по .,. 9 lT l 4ii гдеu 7 11«,Л4а -(7. При Ug hy 2а факт равенства уровн  эталонного напр жени  U, и U фиксируетс  схемой 9 сравнени  в i-ом разр де (i 71 ). С увеличением Ug с аналогичной скоростью изменени  при достижении значени  U в i-ом разр де сигнал 1 с выхода 10 элемента 9 сравнени  после окончани  переходных процессов (Гд) подаетс  на вход элемента И 17, подготовленного по двум другим входам. С выхода элемента И 17 (Т ) сигнал 1 параллельно проходит элемент ИЛИ 12 ( в i-ом разр де, элемент ИЛИ 13 в последующих младших разр дах по цепи сквозного распространени  сигнала возбуждени  и элемент ИЛИ 18 . (,,,,.). После окончани  переходных процессов в триггерах 1 (С) устанавливаетс  код результата преобразовани  во всех разр дах практически одновременно: в i-ом разр де 1, а в последующих младших - О. Триггер 2 устанавливаетс  в состо ние 1 и сигнал с его выхода б поступает на входы элементов И 16 и 17. Триггеры 1 и 2 переход т в режим хранени  информации до установлени  кода на выходах- 10 и 11 элементов 9 сравнени  в младших, по отношению к i -му разр дах, совпадающего в одноименных разр дах с кодом на соответствующих выходах 5 и 6 триггера 1. Под действием сигналов с выходов 5 и 6 триггера 1 i-го разр да соответствующие ключи 7 подключают резис торы в ЦУС 4 в младших по значимости разр дах к шине и, 19 (IT ) . Однов{зе менно ключи 7, управл емые с выходов 5 и 6 триггеров 1 каждого последующе го после 1 -го разр да, подключают ре зисторы в ЦУС 4 младших по значимост разр дов к шине Земл  8. Уровень .эталонного напр жени  на выходе ЦУС Измен етс  за врем  Z-,. Элементы 9 сравнени  в младших по отношению к i-му разр дах фиксируют превышение уровн  эталонного напр же ни  входного сигнала (Ug,. Ug ) Одна ко элементы И 16 в этих разр дах по двум входам не подготовлены сигналом О с выхода 5 триггера 1 и с выхода 6 триггера 2, и сигнал 1 с выходов 11 элементов 9 сравнени  не измен ет состо ние триггеров 1 по цеп м сквозного распространени  сигнала возбуждени . После окончани  переходных процес сов в элементах 9 сравнени  соответствие сигнала 1 на выходе 10 элемента 9 сравнени  и на выходе 5 триг гера 1 в ч -ом разр де вы вл етс  эле ментом И 20, а в последующих младших разр дах соответствие сигнала 1 на выходе 11 элемента 9 сравнени  и на выходе 6 триггера 1 - элементами И 21. Сигнал 1 с выхода элементов И 20 и 21 проходит через элемент ИЛИ 22 в каждом разр де и поступает на входы элемента И 23, подготовленного по одному входу сигналом 1 с выхода 5 триггера 2. Сигнал 1 с выхода элемента И 23 переключает триггер 2 ро входу 14 в состо ние О. При убывании Ug), и при достижении ,- в i-ом разр де сигнал 1 с выхода 11 элемента сравнени  9 подаетс  на вход элемента И 16, подго товленного по двум другим входс1М сигналом 1 с выходов 6 триггеров 1 и 2. Сигнал 1 с выхода элемента И 16 KiT ) поступает параллельно на элемент ИЛИ 13 в 1-ом разр де, элемент ИЛИ 12 в последующих мпадатх ра р дах и элемент ИЛИ 18. Под действием сигнала 1 с выхода этих элементов в триггерах 1 регистра устанавливает с  код, эквивалентный значению входного сигнала U, в i-ом разр де О а в последующих младших разр дах . Триггер 2 устанавливаетс  в состо ние 1. Сигнал О с выхода б триггера 2 поступает на входы элемен та И 16 и 17, триггеры 1 и 2 переход т в режим хранени  информации до окончани  переходных процессов в эле ментах 9 сравнени  младших по отноше нию к i-му разр дах. Под действием сигналов с выходов 5 и 6 триггера i -го разр да соответствуиадие ключи 7 подключают резисторы ЦУС 4 в младших по значимости раз р дах к шине Земл  8. Одновременно ключи 7, управл емые сигналами с выходов- 5 и 6 триггеров 1 каждого последующего разр да, подключают резисторы ЦУС 4 в младших по значимости разр дах к шине 19 Элементы 9 сравнени .в младших по отношению к . ,-му разр дгис фиксируют .превышение входным сигналом уровн  эталонного напр жени  (UftyJUg). Сигнал 1 с выхода 10 элемента 9 сравнени  в со-ответствун цем разр де поступает на вход элемента 17, на два других входа которого поступают сигналы О с выходов 6 триггеров 1 и 2. На выходах элемента И 17 сигнал О не измен етс , и триггеры 1 сохран ют свое состо ние. После окончани  переходных процессов в элементах 9 сравнени  соответствие сигналов 1 на выходе 15 элементов 9 сравнени  и на выходе 6 триггера 1 в i-ом разр де вы вл ютс  элементом И 21, а в последующих младших разр да соответствие сигнала 1 на выходе 10 элемента 9 сравнени  и на вьЕходе 5 триггера 1 - элементами И 20. Сигналы 1 с выходов элементов И 20 и 21 проход т через элемент ИЛИ 22 в каждом разр де и подаютс  на вход элемента И 23, подготовленного по одному входу сигналом 1 с выхода 5 триггера 2. Сигнал 1 с выхода элемента И 23 переключает триггер 2 по входу 14 в состо ние О. Сууыараа  продолжительность процесса преобразовани  на четных уровн х квантовани  не зависит от числа разр дов АЦП и определ етс  соотношением iJTiPj l{C9+C,) т -f -v -f -v f т -f где 1-1-41 ч,7 46 %o It T M3- 13 Дл  считывани  кода в кодовые шины 24 в каждом разр де сигнал с выхода , 5 подаетс  на один из выходов элемента И 25, ас выхода 6 на один из входов элемента И 26. На другие входы элементов И 25 и 26 подаетс  сигнал 1 с выхода элемента ИЛИ-НЕ 27, На входы элемента ИЛИ-НЕ 27 подаютс  сигналы с выходов элементов И 16 и 17 младшего разр да. Считывание кода .производитс  только в те моменты , когда триггер 1 находитс  в рекиме хранени  информации, т.е. на выходах элементов И 16 и 17 сигнал О. читывание кода с выходов 5 и 6 тригеров 1 регистра, наход щихс  в режиме хранени  информации, полностью исключает ошибки из-за наложени  сигнаа считывани  на переходные процессы в триггерах 1. Запаздывание выходного кода в шинах 24 по отношению к началу процес- са преобразовани  определ ет динамиескую погрешность АЦП искладываетс  з времени цикла и времени счи.хывани, 
+ ) Отнесение кода в шинах 24 при регистрации к моменту начала процесса преобразовани  ввиду посто нства на различных уровн х квантовани  позвол ет исключить/ составл ющую динамической погрешности из общей погрешности преобразовани .
Введение в схему АЦП триггеров с потенциальными входами, дополнительных логических элементов и новых св зей позвол ет повысить помехоустойнивость к импульсным помехам, быстродействие , надежность схемы и ее технологичность в интегральном исполнении .

Claims (1)

1. Кирпичников В.Н., Макаров Э.П., Чапцов Р.П. Метод улучшени  динамических характеристик аналого-цифрового преобразовател  поразр дного сравнени . - Горный журнал, 1971, 9, с..147-151 (прототип).
SU782699736A 1978-12-20 1978-12-20 Аналого-цифровой преобразователь SU869021A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU782699736A SU869021A1 (ru) 1978-12-20 1978-12-20 Аналого-цифровой преобразователь

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU782699736A SU869021A1 (ru) 1978-12-20 1978-12-20 Аналого-цифровой преобразователь

Publications (1)

Publication Number Publication Date
SU869021A1 true SU869021A1 (ru) 1981-09-30

Family

ID=20799836

Family Applications (1)

Application Number Title Priority Date Filing Date
SU782699736A SU869021A1 (ru) 1978-12-20 1978-12-20 Аналого-цифровой преобразователь

Country Status (1)

Country Link
SU (1) SU869021A1 (ru)

Similar Documents

Publication Publication Date Title
US4190823A (en) Interface unit for use between analog sensors and a microprocessor
US3646545A (en) Ladderless digital-to-analog converter
KR950012977B1 (ko) D/a 변환기
US3749894A (en) Analog to digital conversion and computation method
EP0015554A1 (en) Comparator circuit
US4574271A (en) Multi-slope analog-to-digital converter
SU869021A1 (ru) Аналого-цифровой преобразователь
JP2540852B2 (ja) 逐次比較型アナログ−デイジタル変換器
US4074257A (en) Auto-polarity dual ramp analog to digital converter
US5148171A (en) Multislope continuously integrating analog to digital converter
SU1405111A1 (ru) Способ преобразовани коротких импульсов известной формы в код и устройство дл его осуществлени
RU2204884C1 (ru) Аналого-цифровой преобразователь
SU369702A1 (ru) Аналого-цифровой преобразователь
SU995314A1 (ru) Двухканальный аналого-цифровой преобразователь
SU984027A1 (ru) Амплитудный селектор одиночных импульсов напр жени
SU1057891A2 (ru) Устройство дл измерени мощности потерь при коммутации тиристора
SU913584A1 (ru) Аналого-цифровой преобразователь видеосигналов 1
SU369707A1 (ru) •РСЕСО-ЭЗНА^^г •^'•2[[Т].0- г;:^^':г^:;пт
SU1091331A1 (ru) Аналого-цифровой преобразователь
SU482888A1 (ru) Преобразователь напр жени в код с самоконтролем
RU2205500C1 (ru) Аналого-цифровой преобразователь
SU1115223A1 (ru) Преобразователь двоичного кода во временной интервал
SU1157685A1 (ru) Сенсорна клавиатура
SU744971A1 (ru) Аналого-цифровой преобразователь
SU780191A1 (ru) Устройство дл измерени экстремума сигнала