SU369707A1 - •РСЕСО-ЭЗНА^^г •^'•2[[Т].0- г;:^^':г^:;пт - Google Patents

Description

1

Изобретение относитс  к области вычислительной , измерительной техники.

Известен аналого-цифровой преобразователь , содержащий в каждом разр де схему сравнени , триггер, схемы «ИЛИ, входы которых соединены с выходами схемы сравнени  старшего разр да и с выходами схем «И предыдущих разр дов, а выходы подключены ко входам триггера, схемы «И, соединенные с выходами триггера, цифровые, управл емые сопротивлени  и ключи, подключенные к выходам триггеров предыдущих разр дов.

Известное устройство имеет недостаточное быстродействие и недостаточно высокую точность преобразовани .

С целью повышени  быстродействи  и точности преобразовани  в предлагаемом преобразователе в младшем разр де выходы схемы сравнени  подключены ко входам четырех схем «И, выходы которых через схемы «ИЛИ соединены со входами триггера, вторые входы двух схем «PI через линию задержки подключены к выходу формировател  импульсов, третьи входы двух схем «И соединены с выходами триггера и входами формировател  импульсов.

На чертеже представлена блок-схема предлагаемого аналого-цифрового преобразовател  на п ть двоичных разр дов. Устройство содержит цифровые управл е

мые сопротивлени  1, статические триггеры 2 выходного регистра с выходами 5 и 4 и входами 5 и 6, шину 7 «установка нул  триггеров 2 выходного регистра, схемы 5 сравнени  с выходами 9 и 10, схемы «И 11 и 12 на два входа, схемы «ИЛИ 13 и 14, шину 15 опорного напр жени , схемы «И 16 и 17 на три входа, формирователь 18 импульса, линию 19 задержки, кодовые шины 20 числа, схемы «И 21 и 22, транзисторные ключи 23, шину 24 «земл .

В предлагаемом устройстве процесс преобразовани  при изменении скорости входного сигнала t/Bx (0. е превышающей веса младщего разр да hu за врем  переходных процессов в одном такте преобразовани  Тпр, происходит следующим образом.

В исходном состо нии (при ) уровень эталонного напр жени  на выходе цифровых управл емых сопротивлений / в каждом разр де соответствует весу разр да и формируетс  под действием управл емых сигналов с выходов 3 а 4, предшествующих разр дов , подключающих с помощью соответствующих ключей 23 сопротивлени  1 к шине 24, при этом триггеры 2 установлены в состо ние «нуль сигналом по шине 7.

Характерными уровн ми квантовани  входного сигнала в процессе преобразовани  дл  данного устройства  вл ютс 

t/Bx 2a/iu t/Bx(2a+l)/i«,

, 1,2...., 15.

где

Дл  четных уровней квантовани  факт равенства уровн  эталонного напр жени  и выходного сигнала фиксируетс  схемой 8 сравнени  в г-ом разр де ().

При положительном знаке производной входного сигнала код, соответствующий предшествующему уровню эталонного напр жени , в триггерах 2 устанавливаетс : в t-ом разр де - «нуль, в последующих - «единица. Схема «И // в t-ом разр де по одному входу подготовлена сигналом с выхода 4 дл  распространени  сигнала с выхода 9 в последующие разр ды при формировании кода. Схема «И 12 в i-OM разр де не подготовлена по одному входу сигналом с выхода 3 дл  распространени  сигнала с выхода 10. Сигнал факта равенства с выхода Р в f-ом разр де поступает на вход схемы «И 11 и схемы «ИЛИ 13. По окончании переходных процессов в схеме «И 11 (тц) и схеме «ИЛИ 13 (TIS) в 1-ом разр де и параллельно в схемах «ИЛИ 14 () последующих разр дов код в триггерах 6 соответствующих разр дов устанавливаетс  одновременно. Под действием сигналов с выходов 5 и 4 i-TO разр да соответствующие транзисторные ключи 2с в младших по значимости разр дах подключают сопротивлени  1 к шине 15 (т2з+Т1). Знак приращени  уровн  эталонного напр жени  определ етс  знаком производной входного сигнала.

Одновременно ключи 23, управл емые сигналами с выходов 3 и 4 каждого последующего после i-ro разр да, подключают цифровые управл емые сопротивлени  1 в младших по значимости разр дах к шине 24 с помощью соответствующих |слючей 23. Знак приращени  уровн  эталонного напр жени  противоположен знаку производной входного сигнала. Схемы 8 сравнени  последующие после i-ro разр дов фиксируют превышение уровн  эталонного напр жени  входного сигнала. Однако распространение сигнала с выхода 10 по окончании переходных процессов в схемах 8 сравнени  (tg) /-го разр да () в триггеры 2 младших по значимости разр дов исключаетс  сигналом с выхода 3 в /-ом разр де .

При отрицательном знаке производной входного сигнала процесс преобразовани  аналогичен, за исключением того, что сигнал факта равенства распростран етс  с выхода 10 i-ro разр да в последующие через схемы «И 12 () и приводит в противоположное состо ние триггеры 2 через схемы «ИЛИ 13 по раздельным входам 6.

Продолжительность процесса преобразовани  на четном уровне квантовани  без учета переходных процессов в схемах 8 сравнени , последующих после t-ro разр дов, ограничиваетс  одним шагом независимо от числа разр дов выходного кода и определ етс  соотнощением

SP + ч + +t-Ь- «1 + 1Если переходные процессы в схемах 8 в последующих после i-ro разр дах не закончились до момента начала процесса преобразовани  на следующем нечетном уровне квантоваии , то происходит их наложение.

Предположим, что после первого шага в процессе преобразовани  на четном уровне квантовани  схема 8 сравнени  i-ro и последующих младщих разр дах находитс  в состо нии «единица, триггеры 2 в i-ом разр де - в состо нии «единица, а в последующих младших разр дах - в состо нии «нуль. Несоответствие состо ни  схемы 8 сравнени  и триггера 2 в младшем разр де фиксируетс 

схемой «И 16, на входы которой с выходов 9 и 10 схемы 8 сравнени  поступают уровневые сигналы.

При наложении переходных процессов, схема 8 сравнени , фиксиру  факт равенства

уровн  эталонного напр жени  и входного сигнала, не измен ет своего состо ни .

Несоответствие состо ни  схемы 8 и триггера 2 в младшем разр де вы вл етс  импульсным сигналом, поступающим на третий

вход схемы «И 16. Импульсный сигнал формируетс  формирователем 18 при изменении состо ни  триггера 2 на предшествующем уровне квантовани  и поступает на вход схемы «И 16 с задержкой в линии 19 задержки

на врем , необходимое дл  окончани  переходных процессов в транзисторных ключах 23, управл емых сопротивлени х /, схемах 8 сравнени . Импульсный сигнал с выхода схемы «И 16 () через схемы «ИЛИ 13

и раздельный вход 5 переводит триггеры 2 в соответствующее схеме 8 состо ние.

При входном сигнале с отрицательной производной несоответствие состо ний схемы 8 сравнени  и триггера 2 в младшем разр де

вы вл етс  схемой «И 17.

Продолжительность процесса преобразовани  на нечетном уровне квантовани  при наложении переходных процессов определ етс  соотношением

111

при 8 +п .

Дл  нечетных уровней квантовани  при условии , что переходные процессы на предшествующем уровне квантовани  закончились, процесс преобразовани  ограничиваетс  младшим разр дом. Факт равенства уровн  эталонного напр жени  и входного сигнала фиксируетс  схемой 8. При положительном

знаке производной входного сигнала с выхода 9 сигнал факта равенства с задержкой по отношению к началу процесса преобразовани  на длительность переходных процессов в схеме 8 (TS) последовательно проходит в младшем и старшем разр дах посто нно подготовленных по одному входу схему «И // (тп), схему «ИЛИ 13 (т1з) и переводит триггер 2 (тг) по раздельному входу 5 импульсным сигналом в соответствующее схеме 8 состо ние .

При отрицательном знаке производной входного сигнала с выхода 10 сигнал факта равенства поступает на схему «И 12 (Ti2 Tii). Под действием импульсного сигнала триггер 2 с выхода схемы «ИЛИ 14 {т14 Т1з) переходит в соответствующее схеме 8 сравнени  состо ние на вход 6.

Процесс преобразовани   вл етс  однощаговым , его продолжительность на различных характерных уровн х квантовани  отличаетс  на врем  переходных процессов в ключах 23

и сопротивлени х 1 (Т23 + Т1).

Дл  расчета максимальной частоты преобразуемого входного сигнала принимаем Тпр Тпр.ц. Запаздывание установлени  кода в триггерах 2 на различных уровн х квантовани  (тк) посто нно и не зависит от числа разр дов устройства.

Дл  считывани  кода, сформированного в триггерах 2 в кодовые щины 20, в каждом разр де сигнал с выхода 3 подаетс  на один из входов схемы «И 21, а с выхода 4 - на один из входов схемы «И 22. На другой вход схем «И 21 и 22 подаетс  сигнал опроса, сформированный формирователем 18 при изменении состо ни  триггера 2 в младщем разр де . Процесс считывани  кода, продолжительность которого (тс„) посто нна и не входит во врем  Тпр, может осуществл тьс  в течение времени TS при преобразовании входного сигнала на следующем уровне-квантовани .

Считывание кода с выходов 3 и 4 по окончании переходных процессов полностью исключает ошибки из-за наложени  импульсов считывани  на переходные процессы в тригге5 pax 2. Запаздывание выходного кода в щинах 20 по отнощению к началу процесса преобразовани  определ ет динамическую погрешность преобразовани  устройства и складываетс  из времени Тк+Тс„ . Отнесение кода на

0 шинах 20 при регистрации к моменту начала процесса преобразовани , ввиду посто нства Тк-fTcj, на различных уровн х квантовани , позвол ет исключить составл ющую динамической погрешности из общей погрешности

преобразовани .

Предмет изобретени 

Аналого-цифровой преобразователь, содержащий в каждом разр де схему сравнени , триггер, схемы «ИЛИ, входы которых соединены с выходами схемы сравнени  старшего разр да и с выходами схем «И предыдущих разр дов, а выходы подключены ко входам

5 триггера, схемы «И, соединенные с выходами триггера, цифровые управл емые сопротивлени  и ключи, подключенные к выходам триггеров предыдущих разр дов, отличающийс  тем, что, с целью повышени  быстродействи 

0 и точности преобразовани , в младшем разр де выходы схемы сравнени  подключены ко входам четырех схем «И, выходы которых через схемы «Р1ЛИ соединены со входами триггера, вторые входы двух схем «И через

5 линию задержки подключены к выходу формировател  импульсов, третьи входы двух схем «И соединены с выходами триггера и входами формировател  импульсов.