Claims (2)
переноса кода подключены ко входам разр дов регистра пам ти, выходы разр дов которого подключены к первым входам первого блока переноса кода, выходы которого подключены ко входам раз-р дов третьего счетчика, выход старшего разр да которого подключен к первому входу элемента ИЛИ, еди1тчвторой вход которого соединен с первым входом второго элемента ШШ и третьим входом блока управлени , второй вход которого соединен со вторыми 55 входами второго, третьего и п того элемента ИЛИ, с нулевыми входами первого и п того триггеров, единичный выход п того триггера соединен с четверный выход второго триггера подключен ко второму входу третьего элемента И,. входна клемма устройства подключена к первому входу блока управлени , второй вход которого подключен к клемме Пуск, третий вход - к выходу старшего разр да третьего счетчика, четвертый вход - к выходу цифрового компаратора и к сигнальной выходной , первый выход блока управлени клемме подключен ко вторым входам первого . блока переноса кода и ко входам установки в нуль первого и второго счетчиков и первого триггера, второй выход блока управлени подключен к единичному входу второго триггера, третий выход - ко второму входу первого элемента И, четвертый выход - ко второму входу второго элемента И, п тый выХОД - ко -входу установки в нуль третьего счетчика и ко второму входу элемента ИЛИ шестой выход - ко входу установки в нуль регистра пам ти, седьмой выход - ко вторым входам второго блока переноса кода, восьмой выход ко входу установки в нуль первого счетчика. БЛОК управлени , вход щий в устройство , выполнен на п ти-триггерах, трех формировател х импульсов, двух элементах И, п ти элементах ИЛИ и четырех элементах задержки, причем первый вход блока управлени соединен со счетным входом первого триггера, единичный выход которого через первый формирователь импульсов подключен ко входу первого элемента задержки, выход которого подключен к единичному входу второго триггера, нулевым входам третьего и четвертого триггеров и ко второму выходу блока управлени , первый выход которого соединен с выходом первого формировател импульсов, нулевой выход первого триггера подключен ко входу второго формировател импульсов , выход которого соединен со входом второго элемента задержки, выход второго элемента задержки подключен к единичному входу п того триггера , нулевому входу второго триггера первому входу первого элемента ИЛИ тым выходом блока управлени , третий выход которого соединен с единичным выходом второго триггера, выход первого элемента ШШ подключен к первому входу первого элемента И и к еди ичному входу третьего триггера, еди ничный выход которого подключен к пе вому входу второго элемента И, второ вход которого соединен с четвертым вхо дом блока управлени , п тый выход ко торого соединен с выходом второго элемента ИЛИ, выход второго элемента И подключен к единичному входу че вертого триггера, единичный выход ко торого подключен ко второму входу первого элемента И, выход которого подключен к первому входу третьего элемента ИЛИ, через третий элемент з держки - к первому входу четвертого элемента ИЛИ, а через четвертый элемент задержки - к первому входу п то го элемента ИЛИ, выход которого соединен с восьмым выходом блока управ лени , седьмой выход которого соединен с выходом четвертого элемента ИЛИ, второй вход которого через третий формирователь импульсов соеди нен с единичным выходом п того триггера , а шестой выход блока управлени соединен с выходом третьего элемента ИЛИ. На чертеже изображена блок-схема устройства. Устройство содержит счетчики 1-3, регистр 4 пам ти, блок 5 цифрового задани апертуры, цифровой компаратор 6, преобразователь 7 обратного кода в пр мой, два блока 8 и 9 перен са кода, генератор 10 эталонной част ты, триггеры 11 и 12, элементы И 13элемент ИЛИ 16, элемент 17 задержки и блок 18 управлени . Блок 18 управлени содержит триггеры 19-23, формирователи 24-26 импульсов, элементы И 27 и 28, элементы ИЛИ 29-33, элементы 34-37 задержки. Входна клем ма 38 устройства подключена к первому входу блока 18 управлени , второй вход которого подключен к клемме 39 устройства. Информационные выходные клеммы 40 устройства подключены к выходам разр дов блока 9 переноса кода, сигнальна выходна клемма 4 устройства соединена с четвертым входом блока 18 управлени и подключена к выходу цифрового компаратора 6, а знаковые выходные клеммы 42 устройства подключе 1ы к выходам триггера 12, соединенным со вторыми управл ющими входами преобразовател 7 обратного кода в пр мой. Третий вход блока 18 управлени подключен к выходу старшего разр да счетчика 2 и к первому входу элемента ИЛИ 16. Первый выход блока управлени 18 подключен ко вторым управл ющим входам первого блока 8 переноса кода и ко входам обнулени счетчика 3, счетчика и триггера 12, второй выход блока управлени подключен к единичному входу триггера 11, третий выход блока управлени подключен ко второму входу элемента И 14, четвертьш выход блока управлени подключен ко второму входу элемента И 15, п тый выхОд блока управлени подключен ко входу обнулени счетчика 2 и ко второму входу элемента ИЛИ 16, шестой выход блока управлени подключен ко входу обнулени регистра 4 пам ти , седьмой выход блока управлени подключен ко вторым управл ющим входам второго блока 9 переноса кода, восьмой выход блока управлени подключен ковходу обнулени счетчика 3. Вы ход генератора 10 эталонной частотыподключен к первым входам элементов И 13 и 14, выход последнего подключен к первому входу элемента И 15 и ко счетному входу счетчика 3, выходы разр дов которого подключены к первым информационным входам второго блока 9 переноса кода, выходы которого подключены ко входам разр дов регистра 4 пам ти, выходы разр дов которого подключены к первым информационным входам первого блока 8 переноса кода, выходы коТ,орого подключены ко входам разр дов счетчика 2, счетный вход которого соединен через элемент 17 задержки со счетным входом вычитани счетчика 1 и подключен к выходу элемента И 13, второй вход которого подключен к единичному выходу триггера 11, нулевой вход которого подключен к выходу элемента ИШ. 16. Выход элемента И 15 подключен к счетному входу сложени реверсивного счетчика 1, выход старшего разр да которого подключен к счетному входу триггера 12, а выходы разр дов его подключены к первым информационным входам преобразовател 7 обратного кода в р мой, выходы которого подключены первым входам цифрового компаратоа 6, вторые, входы которого подключеы к выходам блока 5 цифрового задаи апертуры. В блоке 1В управлени первый вход соединен со счетным входом триггера 19, единичный и нулевой выходы которого соответственно через формирова тели импульсов 24 и 25 подключены ко входам элементов 36 и 37 задержки, причём выход формировател 24 импульсов соединен также с первым выходом блока 18 управлени . Выход элемента 36 задержки подключен к единичному входу триггера 20, к нулевым входам триггеров 22 и 23, а также ко вто рому выходу блока 18 управлени Выход элемента 37 задержки подключен к единичному входу триггера 21, к нулевому входу триггера 20 и к первому входу элемента ИЛИ 33, второй вход которого соединен с третьим входом блока 18 управлени и первым входом элемента ИЛИ 29, выход которого соединен с п тым выходом блока 18 управлени . Выход элемента ИЛИ 33 подключен к первому входу элемента И 28 и к единичному входу триггера 22, единичный выход которого подключен к первому входу элемента И 27, выход .которой подключен к единичному входу триггера 23, единичный выход которого подключен ко второму входу элемента И 28, выход которого подключен к первому входу элемента ИЛИ 30/ через элемент 34 задержки - ко второму входу элемента ИЛИ 31 и через элемент 35 задержки - к первому входу элемента ИЛИ 32, выход которого соеди нен с ВОСЫФ1М выходом блока 18 управ лени , седьмой выход которого соединен с выходом элемента ИЛИ 31, первы вход которого через формирователь 26 импульсов подключен к единичному выходу триггера 21 и к четвертому выхо ду блока 18 управлени , четвертый вход которого соединен со вторым вхо дом элемента И 27. Второй вход блока 18 управлени соединен со вторыми входами элементов ИЛИ 29, 30 и 32, а также с нулевьми входами триггеров 1 и 21. Выход элемента ИЛИ 30 соединен с шестым выходом блока 18 управлени третий выход которого соединен с еди ничным выходом триггера 20. Устройство работает следук цим образом . На входную клемму 38 поступает по следовательность импульсов, период следовани (t) которых функциональ но св зан со входным сигналом. По си налу на пусковой клемме 39 устанавли ваютс в нулевое положение триггеры и 21 в блоке 18 управлени , через элемент ИЛИ 29 счетчик 2 обнул етс , а триггер 11 через элемент ИЛИ 16 устанавливаетс в нулевое положение, через элемент ИЖ 30 обнул етс регистр 4 пам ти и через элемент ИЛИ 32 обнул етс счетчик 3. При этом элементы И 13-15 закрыты и через них не проход т импульсы эталонной частоты f с выхода генератора 10 на входы счетчиков 1-3. При поступлении первого импульса входной последовательности Tx(t) на первый вход 38 блока 18 управлени триггер 19 перебрасываетс в единичное положение. Формирователь 24 импульсов преобразует передний фронт сигнала с единичного выхода триггера 19 в импульс, по которому открываетс первый блок 8 переноса кода и обнул ютс счетчик 3, счетчик I и триггер 12. При этом сигналом с нулевого выхода триггера 12 к преобразователю 7 кода подключаютс пр мые выходы разр дов счетчика 1. Затем импульс с выхода формировател 24, задержанный в элементе 36 на-врем , необходимое дл установки счетчика 1 и триггера 12 в нулевое положение, устанавливает триггеры 11 и 20 в единичное положение, а триггеры 22 и 23 - в нулевое полЪжение. При этом сигналами с единичных выходов триггеров 11 и 20 открываютс соответственно элементы И 13 и 14. В счетчи ,ке 2 записан полный код 2 -1 (где п - число разр дов счетчика), так как в момент открыти блока 8 переноса кода в регистре 4 пам ти на инверсных выходах разр дов, подключенных к информационным входам блока 8 переноса кода, имеетс код 2 -1 обнуленного регистра. Сигналом со старшего разр да счетчика 2 через элемент ИЛИ 16 триггер 11 перебрасываетс в нулевое состо ние, при котором элемент И З закрываетс . Импульсы эталонной частоты f, с выхода генератора 10 через открытый элемент И 14 начинают поступать на счетный вход счетчика 3, где суммируютс в течение интервала времени, на который открыт элемент И 14. Вторым импульсом входной последовательности TX(t) триггер -19 перебрасываетс в нулевое положение, при этом передний фронт сигнала с нулевого выхода триггера 19 преобразуетс в формирователе 25 в имульс , который, задержавшись в элемене 37 на врем задержки элемента 36, .устанавливает триггер 21 в единичное положение, а триггер 20 - в нулевое положение. При этом элемент И 14 закрываетс , а элемент И 15 открываетс и остаетс в открьутом состо нии до окончани измерени и по влени повторного сигнала на пусковой клемме 3 устройства. Поскольку интервал между первым и вторым импульсами входной последовательности T;(t), на который открываетс элемент И 14, равен периоду следовани входного сигнала , за это врем в счетчике 3 образуетс числовой эквивалент входного сигнала, равный NyCt) foTx(t-i) где T(t) - первый период входного сигнала, отнесенный к моменту времени t. Передний фронт сигнала с единичного выхода триггера 21, по вл ющийс в момент окончани первого после пуска периода входного сигнала, преобразуетс в формирователе 26 в им пульс, который через элемент ИЛИ 31 открывает второй блок 9 переноса кода через которую код N)((t-j) первого пери ода переписываетс в регистр 4 пам ти . Код Nj((t-,) поступает также на выход 40 устройства и вл етс начальным существенным отсчетом N((t ) . По импульсу начала следующего пери ода входного сигнала импульсом с выхода формировател 24 обнул етс ре|Версивный счетчик 1 и триггер 12 значка , а также открываетс первый блок 8 (переноса кода, через который в счетчик 2 переписываетс обратный код N j.( t ) начального существенного от-, счета. Затем, после задержки в элементе 36, импульс устанавливает триггеры П и 20 в единичное положение, а триггеры 22 и 23 - в нулевое положение . При этом открываютс элементы И 13 и 14. Через элемент И 13 импульсы ffl с выхода генератора 10 начинают поступать на счетный вход счет чика 2 и после задержки в элементе 17 на счетный вход вычитани реверсивного счетчика 1. Через открытые элемен;ты И 14 и 15 импульсы частоты fg начи нают поступать соответственно на счет ный вход счетчика 3 и счетный вход суммировани счетчика 1. Задержка элемента 17 выбираетс равной половине периода частоты f, поэтому импуль сы на входы сложени и вычитани приход т не совпада во времени. Поскольку в счетчике 2 записан обратный код ) начального существенного отсчета, то после поступлени на вход счетчика 2 числа импульсов, соответствующего начальному существенному отсчету , счетчик переполнитс и на выходе его старщего разр да по витс сигнал, который через элемент ИЖ 16 перебросит триггер 11 в нулевое положение , при котором элемент И 13 закрываетс . Сигналом с выхода счетчика 2 через элемент ИЛИ 29 обнул етс этот, счетчик. Следовательно, элемент И 13 открываетс на врем , равное периоду начального существенного отсчета Tx(t.), за которое на вход вычитани счетчика 1 поступит число импульсов, соответствующее этому периоду. Элемент И 14 открываетс .на врем , равное текущему периоду T() входного сигнала, за которое на вход сложени счетчика 1 поступит число импульсов, соответствующее этому периоду. В счетчике 1, после окончани большего из периодов образуетс , число импульсов, равное разности между числами импульсов , соответствующих существенному и текущему отсчетам. В зависимости от знака числа на выходах разр дов счетчика 1 образуетс пр мой или обратный код приращени д N x( Nx(ti) - Na(ti). Преобразователь 7 обратного кода в пр мой,управл емый сигналами с триггера 12, формирует на своих выходах модуль uNxCt.) в пр мом коде числа в счетчике 1. Этот код, непрерывно измен ющийс во времени, сравниваетс с кодом апертуры N, поступающим из блока 5 цифрового задани апертуры, в цифровом компараторе, на выходе которого формируетс сигнал в момент Мо,фМх(1НнИ Если приращение текущего периода входного сигнала относительно периода предыдущего существенного отсчета достигло заданной величины апертуры, формируетс на выходе цифрового компаратора 6 сигнал нового существенного отсчета, по которому код текущего периода, определенного как сзпдественный , из счетчика 3 передаетс на выход 40 устройства и переписываетс в регистр 4 пам ти. С приходом слеующего импульса входной последовательности Т(t) начинаетс новый цикл равнени текущего периода с сущестенным отсчетом, хранимым в регисте 4. Если же в результате сравнени кажетс , что приращение меньше аперуры , на выходе компаратора 6 сигнал е формируетс , код в регистре 4 не Обновл етс и на выход 40 устройства теку1ций отсчет, признанный несутцественным , не передаетс . В зависимости от знака приращени , сигнал существенного отсчета может формироватьс до или после окончани момента окончани текущего периода. Начало сравниваемых периодор существенного и текущего отсчётов совмещены при сравнении во времени, образование приращени начинаетс в момент окончани текущего периода и заканчиваетс в момент окончани существенного периода в случае Tx(t4 Tc( и в случае Тх(Ц+) Tc(t-,) образование приращени начинаетс в момент окончани существенного пер ода и заканчиваетс в момент окончани текущего периода. Устройство обеспечивает сравнение каждого периода входного сигнала с существенным отсчетом,при этом сравнен производитс непрерывно точным цифровым способом. Это уменьшает динамическую погрешность самого преобразовани входного сигнала (измер ет с мгновенное значение входного сигнала ) и повышает точность определени .момента существенного отсчета бл годар непрерывности цифрового сравнени приращени с заданной апертурой . На вьгход устройства не передаютс отсчеты при отсутствии изменени вхо ного сигнала или малой их величине, что повьш1ает коэффициент сжати устройства . Высока точность определени моментов существенных отсчетов позвол ет дополнительно существенно сжать: передаваемую информацию за счет пере дачи на выход 40 только начального полного кода входного сигнала, а затем передачи на выход 41 только сигн лов моментов существенных отсчетов и сигналов знака приращени на выходы 42. Все это повьшает точность и эффективность адаптивного преобразо|вани входной функции. Формула изобретени 1. Адаптивный аналого-цифровой пр образователь, содержащий первый блок переноса кода, генератор эталонной частоты, выход которого соединен с п . вым входом первого элемента И, выход которого соединен с первым входом вт рого элемента И и с первым входом первого счетчика, выхо;д 1 которого соединены с первыми входами второго блока переноса кода, выходы которого соединены с информационными выходными клеммами, выход второго элемента И соединен со входом сложени второго счетчика, вход вычитани которого соединен с выходом элемента задержки, а выход старшего разр да подключен к счетным входам первого триггера, выход которого соединен со знаковыми выходными клеммами, второй триггер, вход установки в нуль которого соединен с выходом элемента ИЛИ, отличающийс тем, что, с целью повьппени точности преобразовани и эффективности сжати преобразуемой информации, в него введены третий счетчик, регистр пам ти, блок цифрового задани апертуры, цифровой компаратор , преобразователь обратного кода в пр мой, третий элемент И и блок управлени , при этом вход элемента задержки соединен со счетным входом третьего счетчика и подключен к выходу третьего элемента И, первый вход которого соединен с выходом генера-. тора эталонной частоты, выходы разр дов второго счетчика подключены к первым информационным входам преобразовател обратного кода в пр мой, вторые управл гацие входы которого подключены к выходам первого триггера, выходы преобразовател обратного кода в пр мой подключены к первым входам цифрового компаратора, вторые входы которого подключены к выходам блока цифрового задани апертуры, выходы второго блока переноса кода подключены ко входам разр дов регистра пам ти , выходы разр дов которого подключены к первым входам первого блока переноса кода, выходы которого подключены ко входам разр дов третьего счетчика , вьгход старшего разр да которого подключен к первому входу элемента ИЛИ, единичный выход второго триггера подключен ко второму входу третьего элемента И, входна клемма подключена к первому входу блока управлени , второй вход которого подключен к клемме 1Пуск, третий вход - к выходу старшего разр да третьего счетчика, четвертый вход - к выходу цифрового , компаратора и к сигнальной выходной клемме, первый выход блока управле .ни подключен ко вторым входам первого блока переноса кода и ко входам установки в нуль первого счетчика, второго счетчика и первого триггера, второй выход блока управлени подключен к единичному входу второго триггера , третий выход - ко второму входу первого элемента И, четвертый выход - КС второму входу второго:элемента И, п тый выход - ко входу установки в нуль третьего счетчика и ко второму входу элемента JfflH, шестой выход - ко входу установки в нуль регистра пам ти, седьмой выход - ко вто рым входам второго блока переноса кода , восьмой выход - ко входу установки в нуль первого счетчика. code transfer is connected to the inputs of the memory register bits, the bit outputs of which are connected to the first inputs of the first code transfer unit, the outputs of which are connected to the inputs of the third counter bits, the high-level output of which is connected to the first input of the OR element, one-second input which is connected to the first input of the second SHS element and the third input of the control unit, the second input of which is connected to the second 55 inputs of the second, third and fifth OR element, with zero inputs of the first and fifth triggers, a single output d fifth flip-flop coupled to the output of the second flip-flop quaternary connected to the second input of the third AND gate ,. the device input terminal is connected to the first input of the control unit, the second input of which is connected to the Start terminal, the third input to the high discharge output of the third counter, the fourth input to the digital comparator output and to the signal output, the first output of the control terminal block is connected to the second inputs first. the code transfer unit and to the inputs of setting the first and second counters and the first trigger to zero, the second output of the control unit is connected to the single input of the second trigger, the third output to the second input of the first element And, the fourth output to the second input of the second element And, the fifth OUTPUT - to the input of setting the third counter to zero and to the second input of the element OR the sixth output to the input of setting the memory register to zero, the seventh output to the second inputs of the second code transfer unit, the eighth output to setting the first zero input ika. The control unit included in the device is made on five triggers, three pulse generators, two AND elements, five OR elements and four delay elements, the first input of the control unit being connected to the counting input of the first trigger, whose single output through the first the pulse shaper is connected to the input of the first delay element, the output of which is connected to the single input of the second trigger, zero inputs of the third and fourth triggers and to the second output of the control unit, the first output of which is connected to the output oh the first pulse shaper, zero output of the first trigger connected to the input of the second pulse shaper, the output of which is connected to the input of the second delay element, the output of the second delay element connected to the single input of the fifth trigger, zero input of the second trigger first input of the first element OR the output of the control unit , the third output of which is connected to the single output of the second trigger, the output of the first element SH is connected to the first input of the first element I and to the single input of the third trigger a, the unit output of which is connected to the first input of the second element I, the second input of which is connected to the fourth input of the control unit, the fifth output of which is connected to the output of the second element OR, the output of the second element AND is connected to the single input of the fourth trigger, a single output of which is connected to the second input of the first element AND, the output of which is connected to the first input of the third element OR, through the third element of the holder to the first input of the fourth element OR, and through the fourth delay element to the first input of n of the OR element, the output of which is connected to the eighth output of the control unit, the seventh output of which is connected to the output of the fourth OR element, the second input of which is connected to the single output of the fifth trigger through the third pulse shaper, and the sixth output of the control unit element OR. The drawing shows a block diagram of the device. The device contains counters 1-3, memory register 4, block 5 for digital setting of aperture, digital comparator 6, converter 7 for return code to forward, two blocks 8 and 9 for transferring code, generator 10 for the reference part, triggers 11 and 12, elements AND 13 element OR 16, delay element 17 and control unit 18. The control unit 18 contains the triggers 19-23, pulse formers 24-26, elements AND 27 and 28, elements OR 29-33, elements 34-37 of the delay. The input terminal 38 of the device is connected to the first input of the control unit 18, the second input of which is connected to the terminal 39 of the device. The information output terminals 40 of the device are connected to the outputs of the bits of the code transfer unit 9, the signal output terminal 4 of the device is connected to the fourth input of the control unit 18 and connected to the output of the digital comparator 6, and the sign output terminals 42 of the device 1 connect to the outputs of the trigger 12 connected to the second control inputs of the converter 7 of the reverse code to the forward one. The third input of the control unit 18 is connected to the output of the high bit of counter 2 and to the first input of the element OR 16. The first output of the control unit 18 is connected to the second control inputs of the first code-transfer unit 8 and to the zeroing inputs of the counter 3, the counter and trigger 12, the second output of the control unit is connected to the single input of the trigger 11, the third output of the control unit is connected to the second input of the 14th element , the quarter output of the control unit is connected to the second input of the element 15, the fifth output of the control unit is connected to the zero input of the counter 2 and to the second input of the element OR 16, the sixth output of the control unit is connected to the zero registration input 4 tra memory seventh output control unit is connected to the second control inputs of the second transfer unit 9 code, the eighth output control unit connected kovhodu zeroing of the counter 3. You run the generator 10 of the reference frequency connected to the first inputs of the elements 13 and 14, the output of the latter is connected to the first input of the element 15 and the counting input of the counter 3, the outputs of which bits are connected to the first information inputs of the second code transfer unit 9, the outputs of which are connected to the inputs of the bits of the register 4 memory, the outputs of the bits of which are connected to the first information inputs of the first block 8 code transfer, the outputs of the CTs, which are connected to the inputs of the bits of the counter 2, the counting input of which is connected through the element 17 back rzhki by subtracting counting input of the counter 1 and is connected to the output of AND gate 13, whose second input is connected to the output latch unit 11, the zero input of which is connected to the output element ISH. sixteen. The output of the element 15 is connected to the counting input of the addition of the reversible counter 1, the output of the higher bit of which is connected to the counting input of the trigger 12, and the outputs of the bits of it are connected to the first information inputs of the inverter 7 of the reverse code to the digital output of the digital comparator 6, the second, the inputs of which are connected to the outputs of block 5 of the digital set of apertures. In the control unit 1B, the first input is connected to the counting input of the trigger 19, the unit and zero outputs of which, respectively, through the pulse makers 24 and 25 are connected to the inputs of the delay elements 36 and 37, and the output of the pulse former 24 is also connected to the first output of the control unit 18. The output of the delay element 36 is connected to the single input of the trigger 20, to the zero inputs of the triggers 22 and 23, as well as to the second output of the control unit 18 The output of the delay element 37 is connected to the single input of the trigger 21, to the zero input of the trigger 20 and to the first input of the OR element 33, the second input of which is connected to the third input of the control unit 18 and the first input of the OR element 29, the output of which is connected to the fifth output of the control unit 18. The output of the element OR 33 is connected to the first input of the element AND 28 and to the single input of the trigger 22, the single output of which is connected to the first input of the element And 27, the output. which is connected to the single input of the trigger 23, the single output of which is connected to the second input of the AND 28 element, the output of which is connected to the first input of the OR 30 / element through the delay element 34 to the second input of the OR element 31 and through the delay element 35 to the first input of the element OR 32, the output of which is connected to the VOSYF1M output of the control unit 18, the seventh output of which is connected to the output of the OR element 31, the first input of which is connected via the pulse shaper 26 to the single output of the trigger 21 and to the fourth output of the control 18 A fourth input coupled to a second AND gate WMOs house 27. The second input of the control unit 18 is connected to the second inputs of the OR elements 29, 30 and 32, as well as to the zero inputs of the flip-flops 1 and 21. The output of the element OR 30 is connected to the sixth output of the control unit 18 whose third output is connected to the single output of the trigger 20. The device works in the following way. The input terminal 38 receives a sequence of pulses, the follow-up period (t) of which is functionally related to the input signal. On the trigger terminal 39, the flip-flops are set to zero position and 21 in control block 18, through element OR 29, counter 2 is zeroed, and trigger 11 through element 16 is set to zero, register 4 is zeroed through element IL 30 and through the OR element 32, counter 3 is zeroed. In this case, the elements 13-15 are closed and no pulses of the reference frequency f from the output of the generator 10 to the inputs of counters 1–3 pass through them. When the first pulse of the input sequence Tx (t) arrives at the first input 38 of the control unit 18, the trigger 19 is moved to the single position. A pulse driver 24 converts the leading edge of the signal from a single output of flip-flop 19 into a pulse, which opens the first code-transfer unit 8 and zeroes counter 3, counter I, and flip-flop 12. In this case, the signal from the zero output of trigger 12 connects to the code converter 7 direct outputs of the bits of counter 1. Then the pulse from the output of the imaging unit 24, which is delayed in the element 36 for a time required to set the counter 1 and the trigger 12 to the zero position, sets the triggers 11 and 20 to the single position, and the triggers 22 and 23 to the zero position. In this case, signals from the unit outputs of the flip-flops 11 and 20 open the elements AND 13 and 14, respectively. In the counter, ke 2, the full code 2 -1 is written (where n is the number of counter bits), since at the moment of opening the code transfer unit 8 in the memory register 4 on the inverse outputs of the bits connected to the information inputs of the code transfer unit 8, there is a 2 -1 code of the register. By a signal from the most significant bit of counter 2, through the element OR 16, the trigger 11 is transferred to the zero state, in which the AND 3 element is closed. The pulses of the reference frequency f, from the output of the generator 10 through the open element And 14 begin to flow to the counting input of the counter 3, where they are summed up during the time interval for which the element 14 is open. The second pulse of the input sequence, TX (t), trigger -19 is shifted to the zero position, and the leading edge of the signal from the zero output of the trigger 19 is converted in the driver 25 into an impulse, which is delayed in element 37 by the delay time of element 36. sets trigger 21 to the single position, and trigger 20 to the zero position. In this case, the And 14 element is closed, and the And 15 element is opened and remains in the open state until the end of the measurement and the occurrence of a repeated signal on the starting terminal 3 of the device. Since the interval between the first and second pulses of the input sequence T; (t), into which the element 14 is opened, is equal to the follow-up period of the input signal, during this time counter 3 forms the numerical equivalent of the input signal, equal to NyCt) foTx (ti) where T ( t) is the first period of the input signal, referred to the point in time t. The leading edge of the signal from the unit output of the trigger 21, appearing at the moment when the input signal period ends after the start, is converted in the former 26 into a pulse, which opens the second code transfer unit 9 through which the code N) ((tj) the first period is rewritten into memory register 4. The code Nj ((t-,) also goes to the output 40 of the device and is the initial significant reading of N ((t). On the pulse of the beginning of the next period of the input signal, the pulse | Version counter 1 and the trigger 12 of the icon are zeroed by the pulse from the output of the former 24, and the first block 8 is opened (transferring the code through which the reverse code N j is rewritten into counter 2). (t) the initial materially from, account. Then, after a delay in element 36, the impulse sets the triggers P and 20 to the single position, and the triggers 22 and 23 to the zero position. In doing so, elements AND 13 and 14 are opened. Through the element 13, the pulses ffl from the output of the generator 10 begin to flow to the counting input of the counter 2 and after a delay in the element 17 to the counting input of the subtraction of the reversible counter 1. Through the open elements AND 14 and 15, the pulses of the frequency fg start to flow, respectively, to the counting input of the counter 3 and the counting input of the summation of the counter 1. The delay of element 17 is chosen equal to half the period of frequency f, therefore the pulses to the inputs of addition and subtraction do not coincide in time. Since the counter code of the initial essential count is recorded in counter 2, after the number of pulses corresponding to the initial substantial count arrives at the input of counter 2, the counter will overflow and the output of its most significant bit will generate a signal that will trigger 11 through zero IL the position in which the element And 13 is closed. A signal from the output of counter 2 through the element OR 29 zeroed this counter. Therefore, the element AND 13 opens for a time equal to the period of the initial substantial reading Tx (t. ), for which the number of pulses corresponding to this period will go to the subtraction input of counter 1. Element And 14 opens. for a time equal to the current period T () of the input signal, during which the number of pulses corresponding to this period will be input to the addition of the counter 1. In counter 1, after the end of a larger period, a number of pulses is formed, equal to the difference between the number of pulses corresponding to the significant and current samples. Depending on the sign of the number on the outputs of the bits of counter 1, a forward or reverse code of the increments N x (Nx (ti) - Na (ti)) is formed. A reverse code to direct converter 7, controlled by signals from trigger 12, generates a uNxCt module at its outputs. ) in the direct code of the number in the counter 1. This code, which is continuously variable in time, is compared with the aperture code N, coming from block 5 of the digital aperture reference, at the digital comparator, the output of which generates a signal at the moment Mo, fMx (1NNI If the increment of the current period of the input signal relative to the period of the previous significant reference has reached a predetermined aperture value; a signal of a new substantial reference is generated at the output of the digital comparator 6, according to which the code of the current period, defined as received, from counter 3 is transmitted to the output 40 of the device and is rewritten into a memory register 4. With the arrival of the next pulse of the input sequence T (t), a new cycle begins, equaling the current period with a substantial count stored in register 4. If, as a result of the comparison, it seems that the increment is smaller than the aperture, at the output of the comparator 6, the signal e is generated, the code in register 4 is not updated and the output 40 of the current device does not transmit the counting considered unimportant. Depending on the sign of the increment, a signal of a substantial count may be generated before or after the end of the end time of the current period. The beginning of a comparable period of significant and current samples is combined when compared in time, the formation of increments begins at the end of the current period and ends at the moment of the end of a significant period in the case of Tx (t4 Tc (and in the case of Tx (C +) Tc (t-,) formation the increment begins at the moment of the end of the significant period and ends at the moment of the end of the current period. The device provides a comparison of each period of the input signal with a substantial count, while the comparison is performed continuously in a precise digital way. This reduces the dynamic error of the input signal itself (measured from the instantaneous value of the input signal) and improves the accuracy of the determination. the moment of a substantial count of the continuous digital comparison of increment with a given aperture. No samples are transmitted to the device in the absence of a change in the input signal or a small value, which increases the compression ratio of the device. The high accuracy of determining the moments of significant samples allows you to further significantly compress the information transmitted by transferring to output 40 only the initial complete code of the input signal, and then sending to output 41 only the signal of moments of significant samples and signals of the increment sign to outputs 42. All this increases the accuracy and efficiency of the adaptive transformation of the input function. Claim 1. An adaptive analog-to-digital device containing the first code transfer unit, a reference frequency generator, the output of which is connected to section the primary input of the first element And whose output is connected to the first input of the second element And and to the first input of the first counter, output; d 1 of which is connected to the first inputs of the second code transfer unit, the outputs of which are connected to the information output terminals, the output of the second element And connected with the input of the second counter, the input of which is read is connected to the output of the delay element, and the high-order output is connected to the counting inputs of the first trigger, the output of which is connected to the sign output terminals, the second trigger, the input of which is set to zero is connected to the output of an OR element, characterized in that, in order to improve the conversion accuracy and compression efficiency of the converted information, a third counter, a memory register, a digital aperture reference block, a digital comparator, an inverse code converter in the pr are entered into it my third element is And and the control unit, while the input of the delay element is connected to the counting input of the third counter and connected to the output of the third element And, the first input of which is connected to the output of the generator-. the reference frequency, the outputs of the bits of the second counter are connected to the first information inputs of the inverter in the forward code, the second control inputs of which are connected to the outputs of the first trigger, the outputs of the inverter in the forward code are connected to the first inputs of the digital comparator, the second inputs of which are connected to the outputs of the digital setting of the aperture, the outputs of the second code transfer unit are connected to the inputs of the bits of the memory register, the outputs of which bits are connected to the first inputs of the first block When transferring the code, the outputs of which are connected to the inputs of the bits of the third counter, the high-end input of which is connected to the first input of the OR element, the single output of the second trigger is connected to the second input of the third And element, the input terminal is connected to the first input of the control unit, the second input of which connected to terminal 1 Start, the third input to the output of the higher discharge of the third counter, the fourth input to the output of the digital comparator and to the signal output terminal, the first output of the control unit. It is connected to the second inputs of the first code transfer unit and to the inputs of setting the first counter, the second counter and the first trigger to zero, the second output of the control unit is connected to the single input of the second trigger, the third output to the second input of the first element, And the fourth output - to the second CS input of the second: element I, the fifth output to the input of the third counter to zero and the second input of the element JfflH, the sixth output to the input of the memory register to zero, the seventh output to the second input of the second code transfer unit, the eighth output - to the input of the zero setting of the first counter.
2. Адаптивный преобразователь по п.1,о тличающийс тем,что, блок управлени выполнен на п ти триг герах, трех формировател х импульсов, двух элементах И,п ти элементах ИЛИ и четырех элементах задержки,причем пер вый вход блока управлени соединен со счетным входом первого триггера, единичный выход которого через первый Iформирователь импульсов подключен ко входу первого элемента задержки, выход которого подключен к единичному входу второго триггера, нулевым входам третьего и четвертого триггеров и ко второму выходу блока управлени , первый выход которого соединен с выхо дом первого формировател импульсов, нулевой выход первого триггера подключен ко входу второго формировател импульсов, выход которого соединен со входом второго элемента задержки, .выход второго элемента задержки подключен к единичному входу п того триг гера, нулевому входу второго триггера и к первому входу первого элемента ИЛИ, второй вход которого соединен с первым входом второго элемента ШТИ и третьим входом блока управлени , второй вход которого соединен со вторыми входами второго, третьего и п того элементов ИЖ, с нулевыми входами первого и п того триггеров, единичный выход п того триггера соединен с четвертым выходом блока управлени , третий выход которого соединен с единичным выходом второго триггера, выход первого элемента ШШ подключен к первому входу первого элемента И и к единичному входу третьего триггера, единичный выход которого подключен к первому входу второго элемента И, второй вход которой соединен с четвертым входом блока управлени , п тый выход которого соединен с выходом второго элемента ШШ, выход второго элемента И подключен к единичному входу четвертого триггера, единичный выход которого подключен ко второму входу первого элемента И, выход которого подключен к первому входу третьего элемента ИЛИ, через третий элемент задержки - к первому входу четвертого элемента ИЛИ, а через четвертьй элемент задержки - к первому входу п того элемента ИЛИ, выход которого соединен с восьмым выходом блока управлени , седьмой выход которого соединен с выходом четвертого элемента ИЛИ, второй вход которого через третий формирователь импульсов соединен с единичным выходом п того триггера, а шестой выход блока управлени соединен с вькодом третьего элемента ИЛИ. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 443479, кл, Н 03 К 13/20, 1974 (прототип).2. An adaptive transducer according to claim 1, characterized in that the control unit is made up of five triggers, three pulse makers, two AND elements, five OR elements, and four delay elements, the first input of the control unit being connected to the counting input of the first trigger, whose single output through the first pulse generator is connected to the input of the first delay element, the output of which is connected to the single input of the second trigger, zero inputs of the third and fourth triggers, and the second output of the control unit the output of which is connected to the output of the first pulse generator, the zero output of the first trigger is connected to the input of the second pulse shaper, the output of which is connected to the input of the second delay element, the output of the second delay element is connected to the single input of the fifth trigger, zero input of the second trigger and to the first input of the first element OR, the second input of which is connected to the first input of the second element of the SHTI and the third input of the control unit, the second input of which is connected to the second inputs of the second, third the fifth IL elements, with zero inputs of the first and fifth triggers, the single output of the fifth trigger is connected to the fourth output of the control unit, the third output of which is connected to the single output of the second trigger, the output of the first SH element is connected to the first input of the first And element and to the single the input of the third trigger, the unit output of which is connected to the first input of the second element I, the second input of which is connected to the fourth input of the control unit, the fifth output of which is connected to the output of the second element SH, the output the second About the AND element is connected to the single input of the fourth trigger, the single output of which is connected to the second input of the first AND element, the output of which is connected to the first input of the third OR element, through the third delay element - to the first input of the fourth OR element, and through the fourth delay element - to the first input of the fifth OR element, the output of which is connected to the eighth output of the control unit, the seventh output of which is connected to the output of the fourth OR element, the second input of which is connected via the third pulse shaper with a single output of the fifth flip-flop, a sixth output of the control unit is connected to the third element vkodom OR. Sources of information taken into account during the examination 1. USSR author's certificate No. 443479, class, H 03 K 13/20, 1974 (prototype).