SU860045A1 - Устройство дл сопр жени - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и может быть использовано в автоматизированных системах управлени  дл  сопр жени  основной и терминальной цифровой вычислительной машины.

Известны устройства дл  сопр жени , содержащие блоки согласовани , блоки прерывани , блоки буферных регистров, блоки режимов обмена, блоки синхронизации обмена, которые служат дл  св зи цифровых вычислительных машин в цел х увеличени  вычислительных мощностей, предварительной обработки исходной инс ор нации и расширени   зыковых возможностей общени  человека с машиной l.

Недостаток этих устройств состоит в ограниченной области применени , что обусловлено невозможностью обмена информации по произвольным адресам.

Наиболее близким к предлагаемому по технической сущности  вл етс  устройство дл  сопр жени  основной и вспомогательных цифровых вычислительных машин, содержащее блоки прерывани , блок дешифрации адреса команды основной машины, блок режимов обмена блок счетчика слогов, блок синхронизации и управлени  микроопераци ми обмена , регистры слога и имитации, регистры приема и выдачи слова, элементы И приема, считывани  и вьщачиГД

Недостатком данного устройства  вл етс  ограниченна  область применени .

Цель изобретени   ЕЛ етс  расширение области применени  устройства.

10

Поставленна  цель достигаетс  тем, что в устройство, содержащее блок переключени  режима работ, соединенный первьм входом с первым выходом блока синхронизации, второй выход которого  вл етс  первьи выходом устройства, блок согласовани  с мини-ЭВМ , первые вход и выход которого  вл ютс  первым входом и вторым выходом устройства, второй вход сое20 динен с третьим выходом устройства и первым выходом блока переключени  режимов работ, вторым выходом соединенного с первым входом с бловторым

ком регистра числа.

вхрдом „ - . .с , первым выходом блока управлени  обменом, второй выход которого подключен ко входу блока синхронизации, третий выход и первый вход - соответственно к четвертому выходу и второму входу устрой30

ства, а второй вход к nepBcsviy выходу блока ручного ввода, вторьм и третьим выходом соединенного соответственно со вторым входом блока регистра числа и первым входом блока прерываний, второй вход и выход которого  вл ютс  соответственно третьим входом и п тьм выходом устройства, шестой выход и четвертый вход которого соединены соответственно со вторы выходом блока согласовани  с миниЭВМ и третьим входом блока регистра числа, введены блок формировани  разворота адреса и блок регистра адреса причем первый вход блока формировани  разворота адреса соединен со вторьм выходом блока синхронизации, первый выход - с третьим входом блок согласовани  с мини-ЭВМ, вторые выход и вход - соответственно с первым и вторым входами блока регистра адреса , выход которого подключен к четвертсму входу блока: согласовани  с мини-ЭВМ, второй вход - к выходу блока регистра числа и п тому входу блока согласовани  с мини-ЭВМ, а третий вход - с п тым входом устройства .

Блок формировани  разворота адрес содержит два дешифратора, дес ть элементов И, три триггера и шесть элементов НЕ, причем входы первого дешифратора подключены соответственно к выходам первого и второго тригг еров, а первый, второй и третий выходы - соответственно через первый второй и третий элементы НЕ к первым входам первого, второго и третьего элементов И, вторые входы которых соединены с первым входом блока, выходы первого и второго элементов И подключены соответственно к первым входам четвертого и п того элементов И, выходами соединенных со вторьм выходом блока, а вторьми входами - с выходом четвертого элемента НЕ, вход которого соединен с первьм выходом третьего триггера и через п тый элемент НЕ с первым выходом блока, второй выход третьего триггера подключен через шестой элемент НЕ к первому входу шестого элемента И, второй вход и выход которого соединены соответственно с первьм входом и вторым выходом блока вход второго дешифратора подключен ко второму входу блока, а выход к первому входу седьмого элемента И, второй вход которого соединен с третьим входом блока, а выход - со вторьм выходом блока и первыми входами триггеров, второй вход третьего триггера подключен к выходу третьего элемента И, а выход - к первьм входам восьмого и дев того элементов И, выходы которых соединены соответственно со вторыми входами первого и второго триггеров, первый выход второго триггера соединен с первьм

входом дес того элемента И, выходом подключенного ко второму входу восьмого элемента И, а вторым входом второму входу дев того элемента И и первому входу блока. J На фиг. 1 приведена блок-схема предлагаемого устройстваj на фиг.2 функциональна  схема блока синхронизации J на фиг. 3 - то же, блока переключени  режима работ; на фиг.4 - то же, блока согласовани  с мини-ЭВМ на фиг. 5 - то же, блока формировани  разворота адреса.

Устройство (фиг.1) осуществл ет сопр жение между процессором 1 и мини.-ЭВМ 2 и содержит блок 3 синхронизации, блок 4 переключени  режима работ, блок 5 управлени  обменом , блок 6 согласовани  с мини-ЭВМ, блок 7 регистра числа, блок 8 регистра адреса, блок 9 формировани  разворота адреса, блок 10 ручного ввода и блок 11 прерываний. Мини-ЭВМ подключаетс  к первому, второму и третьему выходам и первому, третьему и п тому входам устройства. Процессор соедин етс  с четвертым, п тьм и шестым выходами и вторым и четвертым входами устройства.

БЛОК 3 синхронизации (фиг. 2) вырабатывает последовательность сигналов , управл ющих передачей информации , и включает в себ  линии 12 задержки, усилители-формирователи 13, согласующие элементы НЕ 14 и триггеры 15 ,

Блок 4 переключени  режима работ, запоминающий код операций, и вырабатывающий управл ющие потенциалы в зависимости от кода операции, включает в себ  элементы И 16, триггеры 17 и элементы НЕ 18, (.фиг. 3). Блок б согласовани  с мини-ЭВМ, управл ющий передачей кодовой информации и кода адреса между процессором и мини-ЭВМ и согласующий входные5 выходные цепи сопр жени , содержит элемент И 19, элементы НЕ 20 и согласующие усилители 21 (фиг. 4),

Блок 9 формировани  разворота адреса (фиг. 5) состоит из элеменл тон И 22, триггеров 23, дешифраторов 24 и элементов НЕ 25.

Устройство работает следующим образом.

Устройство работает в трех режимах: в режиме передачи информации

Claims (2)

1. из процессора 1 в мини-ЭВМ 2, в режиме приема информации в процессор 1 из мини-ЭВМ 2 и в режиме пульта управлени . При наличии в оперативной пам ти процессора 1 массива информации, подготовленного дл  передачи в мини-ЭВМ 2, управл юща  программа процессора формирует команду на передачу, котора  отсылаетс  из процессора 1 на вход блока 5, где происходит преобразование кода команды в управл ющие сигналы, которые поступают в процессор дл  считывани  информации, в блок 3 дл  запуска временной диаграммы и в блок 4 дл  установлени  режима передачи. Блок посылает сигналы в блоки 4 и 9 и в мини-ЭВМ 2. Блок 4, прин в сигна лы из блока 5 и серию тактирующих сигналов из блока 3, выдает в блок и в мини-ЭВМ 2 сигналы разрешени  н передачу, в блок 7 сигнал разрешени  на прием информации из процессо ра 1 и в блок 9 сигнал дл  определе ни  управл ющего кода (признак адре са) . Блок 9, прин в сигнал разрешени  от блока 4 и тактирующие сигналы от блока 7, посылает в блок 8 сигнал начальной установки регистра адреса С блока 8 текущий адрес выдаваемой информации поступает в блок б, открытый сигналами из блоков 9 и 4, и которого этот адрес вьщаетс  на вход мини-ЭВМ 2. Выдаваема  информаци  с выхода процессора 1 параллельным кодом принимаетс  блоком 7 открытым сигналом разрешени  на передачу с блока 4, с выхода блока информаци  поступает в блок 6 и дале на информационный вход мини-ЭВМ 2. При записи информации в мини-ЭВМ 2 по произвольньм адресам информаци  из блока 7 поступает в блок 8 и блок 9. При наличии в передаваемой информации управл ющего кода (призн ка адреса) блок 9 дешифрирует его и вьщает в блок 6 сигнал запрета на передачу адреса с блока 8 и информации с блока 7, а на вход блока 8 вьадает сигнал сброса регистра адре са и сигнал разрешени  на прием последующей информации дл  формировани  адреса. После установки нового адреса в блоке 8 с первого выхода блока 9 снимаетс  сигнал запрета, а со второго выхода - сигнал разрешени  на прием информации блоком 8, после чего начинаетс  пересчет адреса . В режиме приема информации в про цессор 1 из мини-ЭВМ 2 инициатором может быть как процессор 1, так и мини-ЭВМ 2. В первом случае управл юща  программа процессора 1 выста л ет в блок 5 команду приема, где она дешифрируетс , и выработанные управл ющие сигналы передаютс  в бл ки 3 и 4, в результате чего процес сор настраиваетс  на прием, а миниЭВМ 2 - на передачу. Передаваема  информаци  с информационного выхода мини-ЭВМ-2 поступает на вход блока открытого сигнала на прием с блока С выхода блока б информаци  поступа на вход процессора 1. Текущий адрес принимаемой информации задаетс  про цессором 1, поэтому блоки В и 9 заблокированы. В случае, когда инициатором пере дачи  вл етс  мини-ЭВМ 2, последн   выдает сигнал прерывании на вход олока 11 прерывани . По этому сигналу, который с выхода блока 11 затем передаетс  на вход процессора, заканчиваетс  очередна  операци , и управл ю1дей программой реализуетс  это прерывание. После этого выполн етс  режим приема информации в процессор из мини-ЭВМ, описанный ранее. В режиме пульта управлени  оператор ЗЕшает режим ручного ввода информации в мини-ЭВМ 2. Текущий адрес  чейки информации задаетс  с помощью светового карандаша. При касании символа на экране электроннолучевой трубки (ЭЛТ) блока 10 световыи карандашом адрес указанного символа поступает на вход блока 8, открытого сигналом разрешени  из блока 9. При нажатии клавиш и символьной информации на клавиатуре блока 10 информаци  поступает на вход блока 7. Одновременно с выхода блока 10 на вход блока 5 выдаетс  управл ющий сигнал, по которому на вход блока 3 выдаетс  команда запуска временной диаграммы. Передаваема  информаци  с выхода блока 7 и текущий адрес с выхода блока 8 поступают на соответствующие входы блока б, а с выхода этого блока на вход мини-ЭВМ 2. По окончании ручного ввода оператор может при необходимости через блок 11 вызвать прерывание процессора 1. По сигналу прерывани  управл юща  программа процессора реализует это прерывание и выставл ет команду приема или команду передачи информации в (из} процессор из (,в ) мини-ЭЗМ. Блок 9 в процессе работы вырабатывает (в зависимости от управл ющего кода) управл ющие сигналы разрешени  на формирование произвольного адреса в блоке 8 регистра адреса, и сигнал запрета выдачи кодовой информации и кода адреса из блока 6 в мини-Э.ВМ 2 на врем  формировани  нового кода адреса. Когда нет упрагл ющего кода, пересчет регистра гщреса ведетс  последовательно путем прибавлени  1 (РА), При наличии в блоке 7 управл ющего кода последний поступает на дешифратор 24 и, пройд  через элемент И 22, запоминаетс  на триггере 23 и на врем  формировани  кода адреса. Триггер 23 своим единичные выходом разрешает формирование управл ющих сигналов разрешени  приема последующей информации из блока 7 регистра числа в блок 8 регистра адреса, котора  и будет  вл тьс  новьм адресом. Одновременно триггер 23 через элемент НЕ 25 йлокирует последовательный пересчет адреса. Два последующих приема информации в блок 7, следующих за управл ющим кодом,  вл ютс  составньми част ми кода адреса и воспринимаютс  как новый адрес, с которого должна размещатьс  в запоминающем устройстве мини-ЭВМ последующа  информаци . Таким образом, предлагаемое устройство обеспечивает обмен информации по произвольны с1дресам, что поз вол ет расширить область применени  устройства. Формула изобретени  1. Устройство дл  сопр жени , содержащее блок переключени  режима работ, соединенный первьм входом с первым выходом блока синхронизации, второй выход которого  вл етс  первьм выходом устройства, блок согласовани  с мини-ЭВМ,, первые вход и вы ход которого  вл ютс  первый входом и вторым выходом устройства, второй вход соединен с третьим выходом уст ройства и первьм выходом блока пере ключени  режимов работ, вторым выходом соединенного с первым входом с блоком регистра числа, а вторые в дом - с первым выходом блока управлени  обменом, второй выход которого подключен ко входу блока синхронизации , третий выход и первый вход соответственно к четвертому выходу и второму входу устройства, а второ вход - к первому выходу ручного ввода, вторым и третьим выходом соединенного соответственно со вторьм входом блока регистра числа и первым входом блока прерываний, вто рой вход и выход которого  вл ютс  соответственно .третьим входом и п тим выходом устройства, шестой вы ход и четвертый вход которого соеди нены соответственно со вторым выходом блока согласовани  с мини-ЭВМ и третьим входом блока регистра числа, отличающеес  тем что, с целью расширени  области применени  устройства, в него введе ны блок формировани  разворота адреса и блок регистра адреса, причем первый вход блока формировани  разворота адреса соединен со вторьм вы дом блока синхронизации, первый выход - с третьим входом блока соглас вани  с МИНИ-ЭЮ1, вторые выход и вход - соответственно, с первым и вторые входами блока регистра адрес выход которого подключен к четверто му входу блока согласовани  с миниЭВН , второй вход - к выходу блока регистра числа и п тому входу блока согласовани  с мини-ЭВМ, а третий вход - с входом устройства. 2. Устройство по П.1, о т л ичающеес  тем, что блок формировани  разворота адреса содержит два дешифратора, дес ть элементов И, три триггера и шесть элементов НЕ, причем входы первого дешифратора подключены соответственно к выходам первого и второго триггеров, а первый , второй и третий выходы - соответственно через первый, второй и третий элементы НЕ; к первым входам первого, второго и третьего элементов И, вторые входы которых соединены с пе.рвьм входом блока, выходы первого и второго элементов И подключены соответственно к первьм входам четвертого и п того элементов И, выходами соединенных со вторым выходом блока, а вторьми входами - с выходом четвертого элемента НЕ, вход которого соединен с первый выходом третьего триггера и через п тый элемент НЕ с nepBfcJM выходом блока, второй выход третьего триггера подключен через шестой элемент НЕ к первому входу шестого элемента И, второй вход и выход которого соединены соответственно с первый входом и вторым выходом блока, вход второго дешифратора подключен ко второму входу блока, а выход к первому входу седьмого элемента И, второй вход которого соединен с третьим входом блока, а выход - со вторал выходом блока и первыми входами триггеров, второй вход третьего триггера подключен к выходу третьего элемента И, а выход - к первьм входс1М восьмого и дев того элементов И, выходы которых соединены соответственно со вторыми входами первого и второго триггеров, первый выход второго триггера соединен с первый входом дес того элемента И, выходом подключенного ко второму входу восьмого элемента И, а вторым входом ко второму входу дев того элемента И и первому входу блока. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР 581467, кл. G06 F 3/04, 1975.
2. 2.Авторское свидетельство СССР 437075, кл. G06 F 15/16, 1972 (прототип ).

   8 ёлок Z

   L L J

   n

   11

   (риг. 2

   B$flffK f

   ь

   13

   T ffnoKa S

   t SJioKl

   L J J

   L J //

   FFf-л FFf-Л

   Hj laexa I

   W AT ж SflOKO 5 у, j

   Hiinaxat

   1 If

   L i J

   a ifl

   tsieaxa 1

   I ffOf f

   TT

   В SflOK 8

   Из блока 3 (Риг. 5

   В блок i

   SnOKO