SU739566A1 - Цифровой интегратор - Google Patents

Description

(54) ЦИФРОВОЙ ИНТЕГРАТОР

I

Изобретение относитс  к вычислительным устройствам систем управлени  и может быть использовано в системах числового программного управлени  станками и другим технологическим оборудованием.

Известно устройство, содержащее регистр подинтегральной функции, счетчик тактовых импульсов и комбинационный блок из элементов И-ИЛИ 1.

Недостатком такого устройства  вл етс  наличие комбинационного блока, число элементов которого растет с увеличением разр дности регистра подинтегральной функции .

Наиболее близким к изобретению по технической сущности  вл етс  цифровой интегчратор , содержащий блок преобразовани  подинтегральной функции, первый элемент И, блок итерации и программный блок, содержащий регистр сдвига, сумматор, первый вход которого подсоединен к выходу блока итераций, второй вход - к выходу регистра сдвига, а первый выход - к входу регистра сдвига, элемент задержки, входом соединенный с вторым выходом сумматора, второй элемент И, первый вход которого соединен с выходом элемента задержки, второй вход соединен с выходом блока итераций , а выход подсоединен к третьему входу сумматора, первый вход первого элемента И подсоединен к первому выходу сумматора, второй вход первого элемента И подсоединен к выходу регистра сдвига, третий вход первого элемента И подсоединен к выходу блока преобразовани  подинтегральной функции, а выход - к выходной шине. При этом второй элемент И включает непосредственно элемент И и элемент- НЕ 2.

Недостаток такого интегратора - большие затраты аппаратурных средств на реализацию программного блока, содержащего сумматор и сложные св зи.

Целью изобретени   вл етс  сокращение оборудовани .

Указанна  цель достигаетс  тем, что в цифровом интеграторе, содержащем регистр подинтегральной функции, регистр сдвига, блок итераций, элементы И, НЕ, задержки, причем первый вход первого элемента И соединен с выходом регистра подинтегральной функции, а выход  вл етс  выходом интегратора, второй вход первого элемента И, первый вход второго элемента И и вход блока итераций соединены с выходом

элШёнта задержки, вход которогочерез элемент НЕ соединен с выходом регистра сдвига , выход и второй вход второго элемента И соединены соответственна с входом первого разр да регистра сдвига и первым выходом блока итераций, второй выход которого соединен с управл ющими входами регистра подинтегральной функции и регистра сдвига , выход которого соединен с его информационным входом.

На чертеже изображена структурна  схема цифрового интегратора.

Цифровой интегратор содержит регистр 1 подинтегральной функции, регистр 2 сдвига , первый элемент И 3, блок итераций 4, второй элемент И 5, первый вход которого подключен к первому выходу блока итераций 4, второй выход которого подключен к управл ющим входам регистра 1 подинтегральной функции и регистра 2 сдвига, выход которого подключен к его входу, а также через элемент НЕ 6 подключен к входу элемента задержки 7, выход которого подключен к второму входу первого элемента И 3, входу блока итераций 4 и к второму входу второго элемента И 5, выход которого подключен к входу первого разр да регистра 2. Первый вход первого элемента И 3 подключен к вь1ходу регистра подинтегральной функции, а выход - к выходу 8 интегратора.

Интегратор работает следующим образом .

В исходном состо нии регистр 2 сдвига обнулен, а в регистре 1 подинтегральной функции записано значение подинтегральной функции, причем старщими разр дами регистр подинтегральной фунщт тг&дас ючен к первому элементу И 3. С первого и второго выходов блока итераций 4 поступают импульсы соответственно на управл ющие входы регистра подинтегральной функции, регистра 2 сдвига и элемента И 5.

Информаци  в регистре 2 сдвигаетс  в сторону младщих разр дов, а в регистре 1 подинтегральной функции - в сторону старщих разр дов. Элемент задержки 7 задерживает информацию на I такт работы блбка итераций 4.

Если в первом разр де регистра 2 записан нуль, то на выходе элемента НЕ возникает единица, котора  поступает на элемент задержки 7. В первом такте эта единица через открытый элемент И 5 записываетс  в первый разр д регистра 2, открывает элемент И 3 и на выходе 8 по вл етс  значение подинтегральной функции. Единица с выхода элемента задержки 7 поступает также на вход блока итераций 4, что переводит его в режим настройки, в котором информаци  в регистре 1 подинтегральной функции и регистре 2 сдвига нормализуетс  (старщий и младщий разр ды соответственно занимают правое положение ).

В течение нормализации на первом выходе блока итераций импульсы отсутствуют . Если в первом разр де записана единица , то сдвиг информации происходит до разр да, в котором записан нуль, после чего цифровой интегратор работает также,

как описано выше.

После режима настройки цикл работы интегратора повтор етс . Переполнение регистра сдвига свидетельствует об бкойчаНИИ работы интегратора.

Таким образом, цифровой интегратор позвол ет сократить оборудование (исключить сумматор) по сравнению с прототипом без снижени  функциональных возможностей:

Claims (2)

1.Патент США № 2910237, кл. 235- 150.3, 1959.

2.Авторское свидетельство СССР

№ 420427, кл. G 06 J 1/02, 1976 (прототип).

t