SU739566A1 - Цифровой интегратор - Google Patents
Цифровой интегратор Download PDFInfo
- Publication number
- SU739566A1 SU739566A1 SU782574680A SU2574680A SU739566A1 SU 739566 A1 SU739566 A1 SU 739566A1 SU 782574680 A SU782574680 A SU 782574680A SU 2574680 A SU2574680 A SU 2574680A SU 739566 A1 SU739566 A1 SU 739566A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- register
- block
- shift register
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
(54) ЦИФРОВОЙ ИНТЕГРАТОР
I
Изобретение относитс к вычислительным устройствам систем управлени и может быть использовано в системах числового программного управлени станками и другим технологическим оборудованием.
Известно устройство, содержащее регистр подинтегральной функции, счетчик тактовых импульсов и комбинационный блок из элементов И-ИЛИ 1.
Недостатком такого устройства вл етс наличие комбинационного блока, число элементов которого растет с увеличением разр дности регистра подинтегральной функции .
Наиболее близким к изобретению по технической сущности вл етс цифровой интегчратор , содержащий блок преобразовани подинтегральной функции, первый элемент И, блок итерации и программный блок, содержащий регистр сдвига, сумматор, первый вход которого подсоединен к выходу блока итераций, второй вход - к выходу регистра сдвига, а первый выход - к входу регистра сдвига, элемент задержки, входом соединенный с вторым выходом сумматора, второй элемент И, первый вход которого соединен с выходом элемента задержки, второй вход соединен с выходом блока итераций , а выход подсоединен к третьему входу сумматора, первый вход первого элемента И подсоединен к первому выходу сумматора, второй вход первого элемента И подсоединен к выходу регистра сдвига, третий вход первого элемента И подсоединен к выходу блока преобразовани подинтегральной функции, а выход - к выходной шине. При этом второй элемент И включает непосредственно элемент И и элемент- НЕ 2.
Недостаток такого интегратора - большие затраты аппаратурных средств на реализацию программного блока, содержащего сумматор и сложные св зи.
Целью изобретени вл етс сокращение оборудовани .
Указанна цель достигаетс тем, что в цифровом интеграторе, содержащем регистр подинтегральной функции, регистр сдвига, блок итераций, элементы И, НЕ, задержки, причем первый вход первого элемента И соединен с выходом регистра подинтегральной функции, а выход вл етс выходом интегратора, второй вход первого элемента И, первый вход второго элемента И и вход блока итераций соединены с выходом
элШёнта задержки, вход которогочерез элемент НЕ соединен с выходом регистра сдвига , выход и второй вход второго элемента И соединены соответственна с входом первого разр да регистра сдвига и первым выходом блока итераций, второй выход которого соединен с управл ющими входами регистра подинтегральной функции и регистра сдвига , выход которого соединен с его информационным входом.
На чертеже изображена структурна схема цифрового интегратора.
Цифровой интегратор содержит регистр 1 подинтегральной функции, регистр 2 сдвига , первый элемент И 3, блок итераций 4, второй элемент И 5, первый вход которого подключен к первому выходу блока итераций 4, второй выход которого подключен к управл ющим входам регистра 1 подинтегральной функции и регистра 2 сдвига, выход которого подключен к его входу, а также через элемент НЕ 6 подключен к входу элемента задержки 7, выход которого подключен к второму входу первого элемента И 3, входу блока итераций 4 и к второму входу второго элемента И 5, выход которого подключен к входу первого разр да регистра 2. Первый вход первого элемента И 3 подключен к вь1ходу регистра подинтегральной функции, а выход - к выходу 8 интегратора.
Интегратор работает следующим образом .
В исходном состо нии регистр 2 сдвига обнулен, а в регистре 1 подинтегральной функции записано значение подинтегральной функции, причем старщими разр дами регистр подинтегральной фунщт тг&дас ючен к первому элементу И 3. С первого и второго выходов блока итераций 4 поступают импульсы соответственно на управл ющие входы регистра подинтегральной функции, регистра 2 сдвига и элемента И 5.
Информаци в регистре 2 сдвигаетс в сторону младщих разр дов, а в регистре 1 подинтегральной функции - в сторону старщих разр дов. Элемент задержки 7 задерживает информацию на I такт работы блбка итераций 4.
Если в первом разр де регистра 2 записан нуль, то на выходе элемента НЕ возникает единица, котора поступает на элемент задержки 7. В первом такте эта единица через открытый элемент И 5 записываетс в первый разр д регистра 2, открывает элемент И 3 и на выходе 8 по вл етс значение подинтегральной функции. Единица с выхода элемента задержки 7 поступает также на вход блока итераций 4, что переводит его в режим настройки, в котором информаци в регистре 1 подинтегральной функции и регистре 2 сдвига нормализуетс (старщий и младщий разр ды соответственно занимают правое положение ).
В течение нормализации на первом выходе блока итераций импульсы отсутствуют . Если в первом разр де записана единица , то сдвиг информации происходит до разр да, в котором записан нуль, после чего цифровой интегратор работает также,
как описано выше.
После режима настройки цикл работы интегратора повтор етс . Переполнение регистра сдвига свидетельствует об бкойчаНИИ работы интегратора.
Таким образом, цифровой интегратор позвол ет сократить оборудование (исключить сумматор) по сравнению с прототипом без снижени функциональных возможностей:
Claims (2)
1.Патент США № 2910237, кл. 235- 150.3, 1959.
2.Авторское свидетельство СССР
№ 420427, кл. G 06 J 1/02, 1976 (прототип).
t
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782574680A SU739566A1 (ru) | 1978-01-04 | 1978-01-04 | Цифровой интегратор |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782574680A SU739566A1 (ru) | 1978-01-04 | 1978-01-04 | Цифровой интегратор |
Publications (1)
Publication Number | Publication Date |
---|---|
SU739566A1 true SU739566A1 (ru) | 1980-06-05 |
Family
ID=20746665
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782574680A SU739566A1 (ru) | 1978-01-04 | 1978-01-04 | Цифровой интегратор |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU739566A1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4841466A (en) * | 1987-08-24 | 1989-06-20 | Rca Licensing Corporation | Bit-serial integrator circuitry |
-
1978
- 1978-01-04 SU SU782574680A patent/SU739566A1/ru active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4841466A (en) * | 1987-08-24 | 1989-06-20 | Rca Licensing Corporation | Bit-serial integrator circuitry |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU739566A1 (ru) | Цифровой интегратор | |
JPH07107664B2 (ja) | 乗算回路 | |
US6516332B1 (en) | Floating point number data processing means | |
SU698017A1 (ru) | Цифровой интегратор | |
SU1137461A1 (ru) | Троичный сумматор | |
SU690476A1 (ru) | Устройство дл последовательного выделени единиц из п-разр дного двоичного кода | |
SU710040A1 (ru) | Устройство дл делени | |
JPS5748141A (en) | Address conversion system | |
JPH0619700B2 (ja) | 演算装置 | |
SU961151A1 (ru) | Недвоичный синхронный счетчик | |
SU669354A1 (ru) | Сумматор по модулю три | |
SU653746A1 (ru) | Двоичный счетчик импульсов | |
SU860064A2 (ru) | Устройство дл сложени в избыточной двоичной системе | |
SU568051A1 (ru) | Устройство дл возведени в квадрат | |
SU1251075A1 (ru) | Устройство дл распаковки команд | |
SU864279A1 (ru) | Устройство дл сравнени чисел | |
SU1675897A1 (ru) | Устройство дл обработки данных переменной длины | |
SU798829A1 (ru) | Устройство дл сложени | |
GB1343643A (en) | Apparatus for shifting digital data in a register | |
SU783780A1 (ru) | Устройство дл обмена управл ющей эвм с объектами контрол | |
SU796840A1 (ru) | Устройство дл определени положени чиСлА HA чиСлОВОй ОСи | |
SU656056A1 (ru) | Устройство дл возведени в степень | |
SU640290A1 (ru) | Устройство дл извлечени квадратного корн | |
SU611208A1 (ru) | Устройство дл вычислени квадратного корн | |
SU647684A1 (ru) | Устройство дл извлечени квадратного корн |