Claims (2)
которых соединены соответственно с входами устройства и выходами одноразр дных блоков пам тиу а выходы подключены соответственно к входам одноразр дных блоков пам ти и вы . ходам устройства, резервный одноразр дный блок пам ти, третью, четвертую и п тую группы элементов И, причём первые входы эл.ементов И третьей и четвертой групп подключены к единичньм выходам регистра адреса, вторые входы - соответственно к входам устройства и выходу резервного одноразр дного блока пам ти, а выходы - соответственно к входу резервног го одноразр дного блока пам ти и выходам устройства, первые входы элемен тов И п той группы соединены с входами устройства, вторые входы - с управл ющей щиной, а выходы -с Входами регистра адреса, нулевые выхода регистра адреса подключены к входам первого элемента И, выход которого соединен с первыми входами второго 3 и третьего элементов И, вторые входы которых подключены соответственно к входной контрольной щине и выходу резервного одноразр дного блока пам ти , а выходы - соответственно к входу резервного одноразр дного блока пам ти и выходной контрольной шине 2 Недостатком этого устройства вл етс невозможность одновременного устранени неисправностей, что снижает его надежность. Цель изобретени - повышение надежности устройства. Поставленна цель достигаетс тем что в. запоминающее устройство,содержащее группу :накопителей, первый регистр адреса, первый накопитель, rjjynnbi элементов И, первый элемент И, группу элементов ИЛИ и элементы ИЛЬ, причем первые входы, элементов И первой, второй и третьей групп сое динены со входом устройства, выходы элементов И первой группы подключены соответственно ко входам первого регистра адреса, нулевые выходы кото рого соединены соответственно со входами первого элемента И, выход которого подключен ко вторым входам элементов И первой группы, .входы и выходы накопителей группь соединены соответственно с выходами элементов И второй группы и с первыми входами элементов И четвертой группы вторые входы одних из элементов И второй и четвертой групп подключены к одному из нулевых выходов первого регистра адреса, единичные выходы которого соединеньг со вторыми входам элементов И третьей группы и первыми входами элементов И п той группы , вторые входы которых подключены к выходу первого накопител , выходы одних из элементов И четвертой и п той групп соединены соответственно со входами первого элемента выходы других элементов И четвертой и п той групп - соответственно с первыми и со вторыми «кодами элементов ИЛИ группы, выходы которых и выход первого элемента ИЛИ подключены к выходу устройства, выходы элементов.И третьей группы соединены Соответственно со входами второго элемента ИЛИ, выход которог Подключен ко входу первого накопите л , введены генераторы сигналов,сче чик дешифратор, второй накопитель, .второй регистр адреса, элемент задержки , второй и третий элементы И, шестую,седьмую,восьмую и дев тую группы элементов И, третий, четвертый , п тый и шестой элементы ИЛИ и элемент НЕ, причем выход первого генератора сигналов подключен к установочному входу счетчика и первым входам третьего и четвертого элементов ИЛИ, выходы которых подключены соответственно к установочным входам второго и первого регистров адреса, первый вход п того элемента ИЛИ соединен с выходом второго генератора сигналов и вторым входом четвертого элемента ИЛИ, второй входс выходом третьего генератора сигналов и вторьм входом третьего элемента ИЛИ, а выход - со входом элеп мента задержки, выход которого подключен ко счетному входу счетчика, выход которого соединен со входом дешифратора, нулевые выходы -второго регистра адреса соединены соответственно со входами второго элемента И, выход которого подключен к первому входу третьего элемент И, вто рой вход которого соединен с выходом элемента НЕ, вход которого подключен к выходу первого элемента И, первые входы элементов И шестой группы соединены с первыми входами одних из элементов И первой группы, вторые входы - с выходом третьего элемента И, третьи входы - с третьими входами одних из элементов И первой группы и одним из выходов дешифратора, дру1ой выход которого подключен к третьему входу другого элемента И первой группы, выходы элементов И шестой группы соединены со входами второго регистра адреса, первые входы элементов И седьмой группы подключены соответственно к первым входам других элементов.И второй группы, а BJJXOды - соответственно ко входам шестого элемента ИЛИ, выход которого соединен со входом второго накоопител выход которого подключен к первым входам элементов И восьмой группы, вторые входы элементов И седьмой и восьмой групп соединены с единичными выходами второго регистра адреса соответственно, выходы элементов И восьмой группы подключены к третьим входам элементов ИЛИ группы соответственно , первые входы элементов И дев той группы соединены соответ-: ственно с другими нулевыми выходами первого регистра адреса, вторые входы - с нулевыми вьпсодами второго регистра адреса, а выходы - со вторыми входами других элементов И второй и четвертой групп. На фиг.1 и 2 изображена функциональна схема предложенного устройства . Устройство .содержит первый 1, вто рой 2 и третий 3 генераторы сигналов счетчик 4, дешифратор 5, элемент 6 задержки,-первый 7 и второй 8 регист ры адреса, первую 9 и вторую 10 груп пы элементов И, первый И, второй 1-2 и третий 13 элементы И, первый 14, второй 15 и третий 16 элементы ИЛИ, элемент НЕ 17. На фиг.Ьи фиг.2 обозначены вход 18 устройства, выходы 19-24 первого регистра адреса и выхо ды 25-28 второго регистра адреса.Уст ройство содержит также группу накопи ,телей 29,первый 30 и второй 31 нако .пители,третью 32,четвертую 33,п тую шестую 35,седьмую 36,восьь{ую 37 и де в тую 38 группы элементов И, четвертый 39, п тый 40 и, шестой 41 элемент ИЛИ, группу элементов ИЛИ 42 и выход 43. Первые входы элементов И первой 9 второй 10 и третьей 32 групп соедине ны со входам 18 устройства. Выходы элементов И первой группы 9 подключе ны соответственно ко «входам первого регистра 7 адреса, нулевые выходы 19-21 которого соединены соответственно со входами первого элемента И 11, выход которого подключен ко вторым входам элементов И первой rpy пы 9. Входы и выходы накопителей группы 29 соединены соответственно с выходами элементов И второй группы 10 и с первыми входами элементов И четвертой группы 33. Вторые входы од них из э тементов И второй 10 и четвертой 33 групп подключены к одному из нулевых выходов 21 первого регист ра 7 адреса, единичные выходы 22-24 которого соединены со вторыми входам элементов И третьей группы 32 и перв ми входами элементов И п той группы 34, вторые входы которых подключены к выходу первого накопител 30. Выходы одних из элементов И четвертой 33 и п той 34 групп соединены соответственно со входами первого элемента ИЛИ 14, а выходы других элементов И четвертой 33 и п той 34 групп - соответственно с первысш в со вторыми входами элементов ИЛИ группы 42, выходы которых и выход 5 .А первого элемента ИЛИ 14 подключены к выходу 43 устройства. Выходы элементов И третьей группы 32 соединены соответственно со входами второгс элемента ИЛИ 15, выход которого подключен ко входу первого накопител 30. Выход первого генератора 1 сигналов подключен к установочному входу счетчика 4 и первым входам третьего 16 и четвертого 39 элементов ИЛИ, выходы которых подключены соответственно к установочным входам второго 8 и первого 7 регистров адреса. Первый вход п того элемента ИЛИ 40 соединен с выходом второго генератора 2 сигналов и вторым Ьходом четвертого элемента ИЛИ 39, второй вход - с выходом третьего элемента ИЛИ 16, а выход- со входом элемента 6 задержки, выход которого подключен ко счетному входу счетчика 4, выход которого соединен со входом дешифратора 5. Нулевые выходы второго регистра 8 адреса соединены соответственно со входами второго элемента И 12, выход которого подключен к первому входу третьего элемента И 13, второй вход которого соединен с выходом элемента НЕ 17, выход которого подключен к Ьыходу первого элемента И И. Первые входы элементов И шестой группы 35 соединены с первыми входами, одних из элементов . И первой группы 9, вторые входы - с выходом третьего элемента И 13,третьи входы - с третьими входами одних элементов И первой группы 9 и одними из выходов дешифратора 5, другой выход которого подключен к третьему другого элемента И первой группы 9. Выходы элементов И шестой группы 35 соединены со входами второго ре, гистра адреса 8.Первые входы элементов И седьмой группы 36 подключены соответственно к первым входам других элементов И второй группы 10, а выходы - соответственно ко входам шестого элемента ИЛИ 41, выход которого соединен со входом второго накопител 31, выход которого подключен к первым входам элементов И восьмой группы 37. Вторые входы элементав И седьмой 36 и восьмой 37 групп соединены с единичными выходами 27 и 28 второго регистра 8 адреса соответственно . Выходы элементов И восьмой группы 37 подключены к третьим входам элементов группы 42 соответственно . Первые входы элементов И дев той группы 38 соединены соответственно с другнми нулевыми выходами 19 и 20 первого регистра 7адреса, вторые входы ,- с нулевыми выходами 25 и 26 второго регистр 8адреса,, а выходы - со вторыми входами других элементов И второй 10 и четвертой 33 групп. Устройство работает следующим образом. После подачи питающих напр жений первый генератор I сигналов вырабатывает ода1ночный сигнал, который устанавливает счетчик 4 и регистры 7 и В адреса в нулевое состо ние. Сигналы высокого уровн на нулевых выходах регистров 7 и 8 адреса откр элементы И второй 10, четвертой 33 группы, в результате чего вход 18 и выход 43 устройства подключаетс ко вхрдам и выходам однор р дных накопителей группы 29. Запис числа в накопители группы 29 происходит через открытые элементы И второй группы 10, а чтение - через открытые элементы И четвертой группы 33, элементы ИЛИ группы 42 и пер вый элемент ИЛИ 14. Устранение неисправностей в одном или двух из любого числа неисправных разр дов, т.е. накопителей группы 29 производитс следзпощим образом. На вход 18 подаетс код, состо щий из нулевых и единичных сигналов Нулевые сигналы кода соответствуют исправным накопител м группы 29,.а единичные - неисправным. Выбираютс любые одни или два накопител группы 29, в которых необходимо устранить неисправности. Зна пор д ковый номерпервого неисправного одноразр дного накопител группы 29 например. 5-й, производ т запуск второго генератора 2 сигналов, напр мер путем 5-кратного нажати специальной кнопки. Сигналы с выхода второго генератора 2 сигналов через элемент 6 задержки поступают на счетный вход счетчика 4 и устанавливают его в состо ние, соответству ющее числу поступивших на его вход сигналов. Состо ние счетчика 4 дешфрируетс дешифратором 5,с выхода которого сигнал поступает на третьи входы, например п того элемента И 58 первой группы 9 и четвертого элемента И шестой грзшпы 35. На вторые входы элементов И первой группы 9 поступает сигнал высокого уровн с выхода первого элемента И 11, а на вторые входы элемента И шестой группы 35 - сигнал низкого уровн с выхода третьего элемента И 13. Поэтому под воздействием воз-, бужденного выхода дешифратора 5 открываетс только п тый из элементов И первой группы 9. через который е/щничный сигнал п того разр да кода пропускаетс на п тый вход первого регистра адреса и устанавливает в единичное состо ние п тый разр д этого регистра 7, остальные триггеры которого продолжают находитьс в нулевом СОСТОЯ1ШИ. Элементы И второй 10 и четвертой 33 групп, подключенные к выходу соответствующего элемента И дев той группы 38, закрываютс , а элементы И третьей 32 и п той 34 групп открываютс и пропускают сигнал п того разр да кода числи со входа 18 устройства на вход первого накопител 30, а выход его соедин ют с соответствующим выходным разр дом устройства. При этом неисправный, например п тый накопитель группы 29 блокируетс и вместо него подключаетс первый накопитель 30. Одновременно закрываетс первый элемент И 11,. так как на одан из его входов подаетс сигнал низкого уровн с нулевого выхода п того разр да первого регистра 7 адреса, который установлен в единичное состо щее. При этом элементы И первой группы 9 выключаютс и блокируют дервьй регистр 7 адреса по входным цеп м что исключает установку в единичное состо ние его других триггер.ов. Одновременно с этим открываетс третий элемент И 13,на входь которого поступают сигналы высокого уровн с выходов второго элемента И 12 и элемента НЕ 17.Происходит разблокировка второго регистра 8 адреса по входным цеп м, что позвол ет перейти к устранению неисправности в следующем неисправном накопителе группы 29. Зна пор дковый номер второго неисправного разр да, например 1б-й разр д, производ т запуск третьего генератора 3 сигналов, например путем 5-кратного нажати специальной кнопки. Число запусков третьего генератора 3 сигнаЛОВ равно разности пор дковых номеров двух неисправных разр дов,выбранных дл устранени неисправностей . Сигналы с выхода третьего гене ратора сигналов через элемент 6 задержки поступают на счетный вход счетчика 4 и устанавливают его в новое состо ние, соответствующее общему числу поступивших на его вход сигналов, равному большему пор дковому номеру второго неисправного накопител группы 29. Под вЬздействием возбужденного выхода дешифратора 5 открываетс только дев тый элемент И шестой группы 35, который пропускает единичный сигнал дес того разр да кода на дев тый вход второго регистра 8 адреса и устанавливает его дев тый разр д в единичное состо гше, причем закрываетс соответствуниций элемент И дев той группы 38. Элементы И второй 10 и четйертой 33 групп, подключенные к выходу соответствующего элемента И дев той группь 38, закрываютс , а элементы И седьмой 36 и восьмой 37 групп,под ключенные к установленному в единич ное состо ние выходу второго регист 8 адреса, открываютс и пропускают сигнал дес того разр да кода числа со входа 18 устройства на вход второго накопител 31, а его выход сое дин ют с выходом 43 устройства. При этом неисправный, например дес тый накопитель группы 29, блокируетс и вместо него подключаетс второй нак питель 31. Технико-экономическое преимущест предложенного устройства заключаетс в более высокой надежности, достига мой за счет возможности одновременн го резервировани двух неисправных разр дов накопител путем дистанционной коммутации. Формула изобретени Запо в1нающее устройство, содержащее группу накопителей, первый регистр адреса, первый накопитель, группы элементов И, первый элемент И, группу элементов ИЛИ и элементы ИШ, причем первые входы элементов И первой, второй и третьей групп (Соединены со входом устройства, выхо ды элементов И первой группы подкщр.95 соответственно ко входам первого регистра адреса, нулевые выходы которого соединены соответственно со входами первого элемента И, выход которого подключен ко вторым входам элементов И первой группы, входы и выходы накопителей группы соединены соответственно с выходами элементов И второй группы и с первыми входами элементов И четвертой группы, вторые входы одних из элементов И второй и четвертой групп подключены к одному из нулевых выходов первого регистра адреса,единичные выходы которого соединены со ВТОРЫМИ входами элементов И третьей группы и первыми входами элементов И п той группы, вторые входа: которых подключены к выходу первого накопител , выходы одних из элементов И четвертой и п той групп соедине1ы соответственно со входами первого элемента ИЛИ, а выходы других элементов И четвертой и п той групп - соответственно с первыми и со вторыми входами элементов ИЛИ группы, выходы которых и выход первого элемента ИЛИ подключены к выходу устройства, выходы элементов И третьей группы соединены соответств енно со входами второго элемента ИЛИ, выход которого подключен ко входу первого накопител , отличающеес тем, что, с делью повьшхени надежности устройства, оно содержит генераторы сигналов, счетчик, дешиф .ратор, второй накопитель, второй регистр адреса, элемент задержки, второй и третий элементы И, шестую,седьмую , восьмую и дев тую группы элементов И, третай, четвертый, п тый и шестой элементы ИЛИ и элемент НЕ, тфичем выход первого генератора сигналов подключен к установочному входу счет чика и первым входам третьего и четвертого элементов ИЛИ, выходы которых подключены соответственно к установочным Входам второго и первого регистов адреса,первый вход п того элемента ЛИ соединен с выходом второго генератора сигналов и вторым входом четвертого элемента ИЛИ, второй вход выходом третьего генератора сигнаов и вторым входом третьего, элемена ИЛИ, а выход - со входом элемена задержки, выход которого подключен счетному входу счетчика, выход оторого соединен со входом дгавифра- ора, нулевые выходы второго регистра. адреса соединены соответственно со входами второго элемента И, выход которого подключен к первому входу третьего элемента И, второй вход которого соединен с выходом элемента НЕ, вход КОТОРОГО подключён к выходу первого элемента И, первые входы элементов И шестой группы соединены е первыми входами одних из элемен тов И первой группы, вторые входы с выходом третьего элемента И,третьи входы - с третьики входами одних из элементов И первой группы и одними из выходов дешифратора, другой выход которого подключен к третьему входу другого элемента И первой груп пы, выходы элементов И шестой группы соединены со входами второго регистра адреса, первые входы элементо И седьмой группы подключены соответственно к первым входам других элементов И второй группы, а выходы соответственно ко входам шестого элемента ИЛИ, выход которого соединен со входом второго накопител , выход которого подключен к первым входам элементов И восьмой fpynmt вторые входы элементов И седьмой и восьмой групп соединены с единичными выходами второго регистра адреса соответственно,,выходы элементов И восьмой группы подключены к третьим входам элементов, ИЛИ группы со- ответственно,- первые входы э ементов И дев той группы соединены соответственно с другими нулевыми выходами первого регистра а реса, вторые входы - с нулевыми выходами второго регистра адреса, а выходы - со вторыьет входами ; других элементов И второй и четвертой групп. Источники информации, рин тые во внимание при экспертизе 1.Авторское свидетельство СССР 263682, кл. G 11 С 7/00, 1966. which are connected respectively to the inputs of the device and the outputs of one-bit memory blocks and the outputs are connected respectively to the inputs of one-bit memory blocks and you. device moves, a backup one-bit memory block, the third, fourth and fifth groups of elements AND, with the first entries of the email. And the third and fourth groups are connected to the unit outputs of the address register, the second inputs are respectively to the device inputs and the output of the backup single-bit memory block, and the outputs are respectively to the input of the backup single-bit memory unit and the device outputs, the first inputs of the elements And the fifth group is connected to the inputs of the device, the second inputs are with the control level, and the outputs are with the inputs of the address register, the zero outputs of the address register are connected to the inputs of the first And element, the output of which is connected to the first inputs of the second The third and third elements are And, the second inputs of which are connected respectively to the input control bus and the output of the backup single-bit memory block, and the outputs respectively to the input of the backup single-bit memory block and output control bus 2 A disadvantage of this device is the impossibility of simultaneous elimination faults, which reduces its reliability. The purpose of the invention is to increase the reliability of the device. The goal is achieved by the fact that in. a storage device containing a group of: drives, first address register, first drive, rjjynnbi elements AND, first element AND, group of elements OR, and elements IL, with the first inputs, elements AND of the first, second and third groups connected to the device input, outputs of the elements And the first group is connected respectively to the inputs of the first address register, the zero outputs of which are connected respectively to the inputs of the first element AND, the output of which is connected to the second inputs of elements AND of the first group,. the inputs and outputs of the accumulators are connected respectively with the outputs of the elements of the second group and with the first inputs of the elements of the fourth group and the second inputs of one of the elements of the second and fourth groups are connected to one of the zero outputs of the first address register, the single outputs of which are connected to the second inputs of the elements And the third group and the first inputs of the elements And the fifth group, the second inputs of which are connected to the output of the first accumulator, the outputs of one of the elements And the fourth and fifth groups are connected respectively to the input The signals of the first element of the outputs of other elements of the fourth and fifth groups are respectively with the first and second “codes of the elements OR groups whose outputs and output of the first element OR are connected to the output of the device, the outputs of the elements. And the third group is connected. Correspondingly to the inputs of the second element OR, the output of which is connected to the input of the first accumulator, signal generators, a descrambler counter, the second drive, are entered. the second address register, the delay element, the second and third elements AND, the sixth, seventh, eighth and ninth groups of elements AND, the third, fourth, fifth and sixth elements OR and the element NOT, the output of the first signal generator connected to the installation input of the counter and the first inputs of the third and fourth OR elements, the outputs of which are connected respectively to the installation inputs of the second and first address registers, the first input of the fifth OR element is connected to the output of the second signal generator and the second input of the fourth element OR, t Swarm input with output of the third signal generator and second input of the third element OR, and output to the input of the delay element, the output of which is connected to the counting input of the counter, the output of which is connected to the input of the decoder, zero outputs of the second address register are connected respectively to the inputs of the second element AND The output of which is connected to the first input of the third element AND, the second input of which is connected to the output of the element NOT whose input is connected to the output of the first element AND, the first inputs of the elements of the sixth group are connected s with the first inputs of one of the elements of the first group, the second inputs with the output of the third element And, the third inputs with the third inputs of one of the elements of the first group and one of the outputs of the decoder, the other output of which is connected to the third input of another element of the first group , the outputs of the elements And the sixth group are connected to the inputs of the second address register, the first inputs of the elements And the seventh group are connected respectively to the first inputs of the other elements. And the second group, and BJJXOda - respectively to the inputs of the sixth element OR, the output of which is connected to the input of the second terminal of which the output is connected to the first inputs of elements AND the eighth group, the second inputs of the elements And the seventh and eighth groups are connected to the single outputs of the second address register, respectively, outputs elements of the eighth group are connected to the third inputs of the elements of the OR group, respectively, the first inputs of the elements of the ninth group are connected respectively to the other zero outputs of the first address register, in The main inputs are with zero second-order address register, and the outputs are with second inputs of other elements of the second and fourth groups. FIG. 1 and 2 shows a functional diagram of the proposed device. Device contains the first 1, second 2 and third 3 signal generators counter 4, decoder 5, delay element 6, first 7 and second 8 address registers, first 9 and second 10 groups of elements And, first And, second 1-2 and the third 13 elements are And, the first 14, the second 15 and the third 16 elements OR, the element is NOT 17. FIG. Bia FIG. 2 designates input 18 of the device, outputs 19-24 of the first address register, and outputs 25-28 of the second address register. The device also contains a group of accumulators 29, the first 30 and the second 31, however. third, 32, fourth 33, fifth sixth 35, seventh 36, eight {37 and ten fifth 38 groups of elements AND, fourth 39, fifth 40 and sixth 41 elements OR, group of elements OR 42 and exit 43. The first inputs of the elements And the first 9 second 10 and third 32 groups are connected to the inputs 18 of the device. The outputs of elements AND of the first group 9 are connected respectively to the “inputs of the first register 7 address, zero outputs 19–21 of which are connected respectively to the inputs of the first element 11, the output of which is connected to the second inputs of elements AND the first rpy py 9. The inputs and outputs of the drives of group 29 are connected respectively with the outputs of the elements And the second group 10 and with the first inputs of the elements And the fourth group 33. The second inputs of one of these elements And the second 10 and fourth 33 groups are connected to one of the zero outputs 21 of the first register 7 addresses, the unit outputs 22-24 of which are connected to the second inputs of the AND elements of the third group 32 and the first inputs of the elements And five groups 34, the second inputs of which are connected to the output of the first accumulator 30. The outputs of one of the elements of the fourth 33 and fifth of the 34 groups are connected respectively to the inputs of the first element OR 14, and the outputs of the other elements of the fourth and 33 and fifth of 34 groups, respectively, to the first in the second inputs of the elements of OR group 42, the outputs of which and the output five . And the first element OR 14 is connected to the output 43 of the device. The outputs of the elements of the third group 32 are connected respectively to the inputs of the second element OR 15, the output of which is connected to the input of the first accumulator 30. The output of the first signal generator 1 is connected to the installation input of the counter 4 and the first inputs of the third 16 and fourth 39 OR elements, the outputs of which are connected respectively to the installation inputs of the second 8 and first 7 address registers. The first input of the fifth element OR 40 is connected to the output of the second generator 2 signals and the second input of the fourth element OR 39, the second input to the output of the third element OR 16, and the output to the input of the delay element 6, the output of which is connected to the counting input of counter 4, the output of which is connected to the input of the decoder 5. The zero outputs of the second register 8 addresses are connected respectively to the inputs of the second element 12, the output of which is connected to the first input of the third element 13, the second input of which is connected to the output of the element 17, the output of which is connected to the output of the first element 11 The first inputs of the elements And the sixth group 35 is connected to the first inputs, one of the elements. And the first group 9, the second inputs - with the output of the third element And 13, the third inputs - with the third inputs of some elements And the first group 9 and one of the outputs of the decoder 5, the other output of which is connected to the third of the other element And the first group 9. The outputs of the elements of the sixth group 35 are connected to the inputs of the second D, gistr address 8. The first inputs of the elements of the seventh group 36 are connected respectively to the first inputs of other elements of the second group 10, and the outputs respectively to the inputs of the sixth element OR 41, the output of which is connected to the input of the second accumulator 31, the output of which is connected to the first inputs of the elements of the eighth group 37 . The second inputs of the elements And the seventh 36 and eighth 37 groups are connected to the single outputs 27 and 28 of the second register 8 addresses, respectively. The outputs of the elements And the eighth group 37 is connected to the third inputs of the elements of group 42, respectively. The first inputs of elements AND of the ninth group 38 are connected respectively with the other zero outputs 19 and 20 of the first register 7 addresses, the second inputs are connected with zero outputs 25 and 26 of the second register 8 addresses, and the outputs with the second inputs of the other elements II second 10 and fourth 33 groups. The device works as follows. After supplying the supply voltage, the first signal generator I produces a single signal, which sets the counter 4 and the registers 7 and B of the addresses to the zero state. The high-level signals at the zero outputs of the registers 7 and 8 of the address open elements And the second 10, fourth 33 groups, as a result of which the input 18 and the output 43 of the device are connected to the voltage output and the outputs of the single-channel accumulators of group 29. The number is written to the accumulators of group 29 through the open elements AND of the second group 10, and the reading occurs through the open elements AND of the fourth group 33, the elements OR of group 42 and the first element OR 14. Troubleshooting one or two of any number of faulty bits, t. e. drives of group 29 are manufactured in the following way. Input 18 is supplied with a code consisting of zero and single signals. The zero signals of the code correspond to serviceable accumulators of group 29 ,. and single ones are faulty. Any one or two accumulators of group 29 are selected, in which it is necessary to eliminate the malfunctions. The symbol number of the first faulty one-bit disk drive group 29 for example. 5th, the second generator of 2 signals is started, for example by pressing the special button 5 times. The signals from the output of the second generator 2 signals through the delay element 6 arrive at the counting input of counter 4 and set it to the state corresponding to the number of signals received at its input. The state of the counter 4 is decrypted by the decoder 5, from the output of which the signal goes to the third inputs, for example, the fifth element And 58 of the first group 9 and the fourth element And the sixth group 35. The second inputs of the elements And the first group 9 receives a high level signal from the output of the first element And 11, and the second inputs of the element And the sixth group 35 receive a low level signal from the output of the third element And 13. Therefore, under the influence of the excited output of the decoder 5, only the fifth of the AND elements of the first group 9 is opened. through which the e / scn signal of the fifth digit of the code passes to the fifth input of the first address register and sets in one state the fifth discharge of this register 7, the other triggers of which continue to be in zero STATE. Elements of the second 10 and fourth 33 groups connected to the output of the corresponding element of the ninth group 38 are closed, and elements of the third 32 and fifth 34 groups open and transmit the signal of the fifth digit of the number code from input 18 of the device to the input of the first accumulator 30, and its output is connected to the corresponding output bit of the device. In this case, a faulty, for example, fifth drive of group 29 is blocked and instead of it, the first drive 30 is connected. At the same time, the first element 11 is closed. since from one of its inputs, a low level signal is supplied from the zero output of the nth bit of the first register 7 of the address, which is set to one. At the same time, the elements of AND of the first group 9 are turned off and block the Derv register 7 of the address along the input circuits, which precludes the installation of its other trigger in one state. ov At the same time, the third element I 13 opens, to the input of which high-level signals are received from the outputs of the second element 12 and the element NOT 17. The second register of the 8 address of the input circuit is unlocked, which allows you to proceed to troubleshoot the next failed drive in group 29. The serial number of the second faulty bit, for example, 1b-th bit, triggers the third generator of 3 signals, for example, by pressing a special button 5 times. The number of triggers of the third signal generator 3 is equal to the difference in sequence numbers of the two faulty bits selected for troubleshooting. Signals from the output of the third signal generator through the delay element 6 arrive at the counting input of counter 4 and set it to a new state, corresponding to the total number of signals received at its input equal to a larger sequence number of the second faulty storage unit 29. Under the action of the excited output of the decoder 5, only the ninth element of AND of the sixth group 35 is opened, which passes a single signal of the tenth digit of the code to the ninth input of the second register 8 address and sets its ninth bit to one state, and the corresponding AND elements are closed. Ninth group 38. Elements 10 and 10 of the second and 33 groups connected to the output of the corresponding element And group 9 of the 38 are closed, and elements of the seventh 36 and eighth 37 groups connected to the output of the second register 8, which is set to one, open and skip The signal of the tenth digit code of the number from the input 18 of the device to the input of the second storage device 31, and its output are connected to the output 43 of the device. In this case, the faulty one, for example, the tenth drive of group 29, is blocked and a second tape 31 is connected instead. The technical advantage of the proposed device is higher reliability, achieved due to the possibility of simultaneous reservation of two faulty bits of the accumulator by remote switching. Claiming device containing a group of drives, first address register, first drive, AND groups, first AND element, OR group and IS elements, with the first inputs of AND elements of the first, second and third groups (Connected to the device input, output dy elements And the first group of items. 95 respectively to the inputs of the first address register, the zero outputs of which are connected respectively to the inputs of the first element I, the output of which is connected to the second inputs of elements AND of the first group, the inputs and outputs of accumulators of the group are connected respectively to the outputs of elements AND of the second group and with the first inputs of elements AND the fourth groups, the second inputs of one of the elements And the second and fourth groups are connected to one of the zero outputs of the first address register, the single outputs of which are connected to the SECOND inputs of the elements AND the third group and the first inputs of elements And the fifth group, the second inputs: which are connected to the output of the first drive, the outputs of one of the elements of the fourth and fifth groups of the connection respectively to the inputs of the first element OR, and the outputs of the other elements of the fourth and fifth groups correspondingly with the first and second inputs of the elements of the OR group, the outputs of which and the output of the first element OR are connected to the output of the device, the outputs of the elements AND of the third group are connected respectively to the inputs of the second element OR, whose output is below It is connected to the input of the first accumulator, characterized in that, in order to increase the reliability of the device, it contains signal generators, a counter, a decryption. Rator, second drive, second address register, delay element, second and third elements AND, sixth, seventh, eighth and ninth groups of elements AND, third, fourth, fifth and sixth elements OR and element NOT, tfichhem output of the first signal generator is connected to the installation input of the counter and the first inputs of the third and fourth elements OR, the outputs of which are connected respectively to the installation Inputs of the second and first address registers, the first input of the fifth LIE element is connected to the output of the second signal generator and the second input of the third element OR, the second input is the output of the third signal generator and the second input of the third, the OR element, and the output is connected to the input of the delay element, the output of which is connected to the counting input of the counter, the output is connected to the input of the dgifirara, zero outputs of the second register. addresses are connected respectively to the inputs of the second element I, the output of which is connected to the first input of the third element I, the second input of which is connected to the output of the element NOT, the input WHICH is connected to the output of the first element I, the first inputs of the elements of the sixth group are connected by the first inputs of one of the elements Comrade I of the first group, second inputs with the output of the third element I, third inputs with the third inputs of one of the elements I of the first group and one of the outputs of the decoder, the other output of which is connected to the third input of another element That of the first group, the outputs of the elements of the sixth group are connected to the inputs of the second address register, the first inputs of the elements of the seventh group are connected respectively to the first inputs of other elements of the second group, and the outputs respectively to the inputs of the sixth element OR, the output of which is connected to the input of the second drive, the output of which is connected to the first inputs of the elements And the eighth fpynmt second inputs of the elements And the seventh and eighth groups are connected to the single outputs of the second register of the address, respectively, outputs of the elements And the eighth group connected to the third input element or group, respectively, - the first inputs of AND e ementov the ninth group are connected respectively with the other zero outputs of the first register and rez, second inputs - outputs with zero second register address, and outputs - to the inputs vtoryet; other elements And the second and fourth groups. Sources of information taken into account during the examination 1. USSR author's certificate 263682, cl. G 11 C 7/00, 1966.
2.Авторское свидетельство СССР 607276, кл. СПС 11/00, ПС 29/00, 1978 (прототип).2. Authors certificate of the USSR 607276, cl. ATP 11/00, PS 29/00, 1978 (prototype).
//