SU1140179A1

SU1140179A1 - Device for checking primary storage

Info

Publication number: SU1140179A1
Application number: SU833649946A
Authority: SU
Inventors: Григорий Хацкелевич Новик; Игорь Сергеевич Колтыпин; Александр Владимирович Гринштейн
Priority date: 1983-08-15
Filing date: 1983-08-15
Publication date: 1985-02-15

Abstract

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИ, содержащее генератор синхроимпульсов, выход которого подключен к первому входу анализатора сигналов и входу первого счетчика, выходы первой группы которого соединены с одними из входов мультиплексора, дешифратор и сумматор по модулю два, выход которого и первый выход первого счетчика вл ютс одними из выходов устройства, одним из входов которого вл етс второй вход анализатора сигналов, отличающеес тем, что, с целью повышени надежности устройства, в него введены D-триггер, группа сумматоров по модулю два, второй счетчик и третий счетчик, один из выходов которого подключен к третьему входу анализатора сигналов, причем второй и третий выходы первого счетчика подключены к входам D-триггера, одним из входов сумматоров по модулю два группы и первому входу второго счетчика, выходы которого соединены с другими входами мультиплексора и входами дешифратора , один из выходов которого соединен с вторым входом второго счетчи.ка и входом I третьего счетчика, выходы которого подклю (Л чены соответственно к другим входам сумматоров по модулю два группы и первому с входу сумматора по модулю два, второй вход которого соединен с выходом мультиплексора , причем выходы D-триггера и сумматоров по модулю два вл ютс другими выходами устройства.A DEVICE TO CONTROL OPERATIONAL MEMORY, containing a clock generator, the output of which is connected to the first input of the signal analyzer and the input of the first counter, the outputs of the first group of which are connected to one of the multiplexer inputs, the decoder and the modulo two, the output of which the first output of the first counter are One of the outputs of the device, one of the inputs of which is the second input of the signal analyzer, characterized in that, in order to increase the reliability of the device, a D-trigger, a group of su mators modulo two, the second counter and the third counter, one of the outputs of which is connected to the third input of the signal analyzer, the second and third outputs of the first counter connected to the inputs of the D-flip-flop, one of the inputs of modulators two groups and the first input of the second counter, the outputs of which are connected to the other inputs of the multiplexer and the inputs of the decoder, one of the outputs of which is connected to the second input of the second counter and to the input I of the third counter, the outputs of which are connected (Lachen respectively to the other inputs sum There are two groups of modulators and the first with an input modulo two, the second input of which is connected to the multiplexer output, and the outputs of the D-flip-flop and modulo-two adders are other outputs of the device.

Description

соwith

Изобретение относитс к вычислительной технике, в частности к запоминающим устройствам , и может быть использовано дл функционального контрол как отдельных корпусов микросхем оперативных запоминающих устройств (ОЗУ), так и построенных на их основе массивов полупроводниковых ОЗУ произвольной емкости и организации .The invention relates to computing, in particular, to storage devices, and can be used for functional control of both individual microcircuits of operational storage devices (RAM) and arrays of semiconductor RAM of arbitrary capacity and organization built on their basis.

Известно устройство дл контрол оперативной пам ти, содержащее генератор синхроимпульсов, подключенный к двоичному счетчику и сигнатурному анализатору IA device for monitoring RAM is known, comprising a clock generator connected to a binary counter and signature analyzer I.

Недостатком этого устройства вл етс невысока достоверность контрол .The disadvantage of this device is the low accuracy of the control.

Наиболее близким к предлагаемому вл етс устройство дл контрол полупроводниковой пам ти, содержащее генератор тактовых импульсов, дещифратор, анализатор сигналов, сумматор по модулю два, мультиплексор и счетчик импульсов, одни из входов которого подключены соответственно к входам дещифратора, одним из входов мультиплексора , входам сумматора по модулю два и первому входу анализатора сигналов, второй вход которого и вход счетчика импульсов соединены с выходом генератора тактовых импульсов, причем выходы дещифратора, мультиплексора и сумматора по модулю два вл ютс одними из выходов устройства, входом которого вл етс третий вход анализатора сигналов, элемент И-НЕ и элемент И, первый вход которого и входы элемента И-НЕ подключены соответственно к другим выходам счетчика, выход элемента И соединен с другим входом мультиплексора, второй вход - с выходом элемента И-НЕ, а первый вход элемента И соединен с другим выходом устройства 2.Closest to the present invention is a device for monitoring a semiconductor memory, comprising a clock, a decipher, a signal analyzer, a modulo two, a multiplexer and a pulse counter, one of the inputs of which is connected respectively to the inputs of the decipher, one of the multiplexer inputs, the inputs of the adder modulo two and the first input of the signal analyzer, the second input of which and the input of the pulse counter are connected to the output of the clock generator, the outputs of the descrambler, multiplex Pa and modulo two are one of the outputs of the device whose input is the third input of the signal analyzer, the AND-NOT element and the AND element, the first input of which and the inputs of the AND-NOT element are connected respectively to the other outputs of the counter, the output of the AND element is connected with the other input of the multiplexer, the second input - with the output of the NAND element, and the first input of the AND element is connected to another output of the device 2.

Недостатком этого устройства также вл етс невысока достоверность контрол информации, так как в процессе контрол создаетс незначительное количество вариантов распределени информации по объему ОЗУ. Это снижает надежность устройства .A disadvantage of this device is also the low reliability of control information, since in the process of control a small number of options are created for distributing information across the amount of RAM. This reduces the reliability of the device.

Цель изобретени - повыщение надежности устройства.The purpose of the invention is to increase the reliability of the device.

Поставленна цель достигаетс тем, что в устройство дл контрол оперативной пам ти , содержащее генератор синхроимпульсов , выход которого подключен к первому входу анализатора сигналов и входу первого счетчика, выходы первой группы которого соединены с одними из входов мультиплексора , дещифратор и сумматор по модулю два, выход которого и первый выход первого счетчика вл ютс одними из выходов устройства , одним из входов которого вл етс второй вход анализатора сигналов, введены D-триггер, группа сумматоров по модулю два, второй счетчик и третий счетчик, одинThe goal is achieved by the fact that the device for controlling the RAM, containing a clock generator, the output of which is connected to the first input of the signal analyzer and the input of the first counter, the outputs of the first group of which are connected to one of the multiplexer inputs, descrambler and modulo two, output which and the first output of the first counter are one of the outputs of the device, one of the inputs of which is the second input of the signal analyzer, entered the D-flip-flop, a group of modulo two adders, the second account snip and a third counter, one

из выходов которого подключен к третьему входу анализатора сигналов, причем второй и третий выходы первого счетчика подключены к входам D-триггера, одним из входовfrom the outputs of which is connected to the third input of the signal analyzer, the second and third outputs of the first counter are connected to the inputs of the D-flip-flop, one of the inputs

сумматоров по модулю два группы и первому входу второго счетчика, выходы которого соединены с другими входами мультиплексора и входами дещифратора, один из выходов которого соединен -с вторым входом второго счетчика и входом третьего счетчика, выходы которого подключены соответственно к другим входам сумматоров по модулю два группы и первому входу сумматора по модулю два, второй вход которЬго соединен с выходом мультиплексора, причем выходыAdders modulo two groups and the first input of the second counter, the outputs of which are connected to other inputs of the multiplexer and inputs of the decipheror, one of the outputs of which is connected to the second input of the second counter and the input of the third counter, the outputs of which are connected respectively to the other inputs of the modulators two groups and the first input of the modulo two adder, the second input of which is connected to the output of the multiplexer, with the outputs

D-триггера и сумматоров по модулю дваD-flip-flops and modulo adders

вл ютс другими выходами устройства.are other outputs of the device.

На чертеже представлена структурна The drawing shows a structural

схема устройства дл контрол оперативнойdevice control circuit

пам ти.memory

Устройство содержит генератор 1 синхроимпульсов , первый счетчик 2,.D-триггер 3, группу сумматоров 4 по модулю два, сумматор 5 по модулю два, мультиплексор 6. Устройство подключаетс к блоку 7 контролируемой оперативной пам ти.The device contains a generator 1 clock pulses, the first counter 2, .D-trigger 3, a group of adders 4 modulo two, an adder 5 modulo two, multiplexer 6. The device is connected to the unit 7 controlled main memory.

Устройство также содержит второй счетчик 8, дещифратор 9, третий счетчик 10 и анализатор 11 сигналов, выполненный в виде сигнатурного анализатора.The device also contains a second counter 8, a decipher 9, a third counter 10, and a signal analyzer 11, made in the form of a signature analyzer.

Устройство работает следующим образом. Синхросигналы с генератора 1 запускают счетчик 2, работающий в режиме непрерывного пересчета. Так как информаци в Dтриггер 3 записываетс по переднему фронту на его синхровходе, то выходной сигнал 5 D-триггера 3 представл ет собой сдвинутый на один такт синхросигнала выходной сигнал первого разр да счетчика 2 и используетс в качестве сигнала разрещени выборки контролируемого блока 7. Выходы следующих logaN разр дов счетчика 2 через группу двухвходовых сумматоров 4 по модулю два управл ют адресными входами блока 7 (где NJ - число адресов в блоке 7). При нулевом сигнале на выходе одного разр да на адресные входы блока 7 поступают пр мые 5 сигналы с выходов 2 - (2-flogiN-1)-го разр дов счетчика 2, при единичном - инверсные . Поэтому в первую половину теста осуществл етс перебор адреса в пр мом направлении (от адреса «О до адреса «N- - 1), а во вторую половину - в обратном (от адреса «N-1 до адреса «О). Следовательно , на блок 7 поступают чередующиес наборы операций записи по всем адресам и чтени по все.м адресам. После двух таких проходов адресного пространства (один про5 ход теста) происходит смена входных данных блока 7. Это вызываетс изменением состо ни счетчика 8 по заднему фронту сигнала с выхода (2-i-logaN)-r9 разр да счетчика 2 и, как следствие, подключением мультиплексора 6 через сумматор 5 по модулю два новой информации на вход данных блока 7. Так как сумматор 5 по модулю два управл етс нулевым разр дом счетчика 10, то при пр мом перебросе адресов в начале информаци поступает на вход данных в фазе 01, а затем - в фазе 10. Соответственно и при обратном переборе вначале идет фаза 01, затем - 10. Число проходов теста дл каждой комбинации фаз адресов и данных составл ет loggN-f 1 (начина с прохода при шаге 1 и конча проходом при шаге 2 loggN). В качестве данных, измен ющихс с соответствующим шагом, используютс 2-(2+ logaN)-e разр ды счетчика 2, поступающие на входы мультиплексора 6. По достижении счетчиком 8 состо ни logjN-f 1 (на единицу большего требуемого по данному тесту числа проходов - отсчет идет от нулевого состо ни ) на (logaN+l)-M выходе дещифратора 9 по вл етс отрицательный импульс, вызываю1 щий гащение счетчика 8 и изменение состо ни счетчика 10, т. е. смену фазы данных или данных и адресов. При новых фазах данных или адресов и -данных вновь осуществл етс (logгN -l)-й проход теста и т. д. Так как выход первого разр да счетчика 10 вл етс сигналом Старт-стоп дл анализатора 11, регистрирующего информацию на выходе блока 7, то последн провер етс при всех возможных комбинаци х шагов данных и фаз данных и адресов, причем регистраци осуществл етс по каждому синхроимпульсу генератора 1. При контроле многоразр дного блока 7 оперативной пам ти мультиплексор 6 и сумматор 5 по модулю два дополн ютс еще К-1 мультиплексором и К-1 двухвходовым ( К - число сумматором по модулю два входов данных блока 7). Технико-экономическое преимущество предлагаемого устройства по сравнению с прототипом заключаетс в его повышенной надежности.The device works as follows. The clock signals from generator 1 start counter 2, operating in continuous counting mode. Since the information in Dtrigger 3 is recorded on the leading edge at its sync-input, the output signal 5 of D-flip-flop 3 is the output of the first discharge of counter 2 and is used as the sampling resolution of the monitored unit 7. The outputs are as follows The logaN bits of counter 2 modulo two through a group of two-input adders 4 control the address inputs of block 7 (where NJ is the number of addresses in block 7). With a zero signal at the output of one bit, the address inputs of block 7 receive the direct 5 signals from the outputs 2 - (2-flogiN-1) of the second bits of counter 2, with the unit one - inverse. Therefore, in the first half of the test, the address is searched in the forward direction (from the address "O to the address" N- - 1), and in the second half - in the opposite direction (from the address "N-1 to the address" O). Consequently, block 7 receives alternate sets of write operations to all addresses and readings to all addresses. After two such passes of the address space (one test run), the input data of block 7 is changed. This is caused by a change in the state of counter 8 on the falling edge of the signal from the output of the (2-i-logaN) -r9 bit of counter 2 and, as a result, connecting multiplexer 6 through adder 5 modulo two new information to the data input of block 7. Since adder 5 modulo two is controlled by zero discharge of counter 10, then when forwarding addresses at the beginning, the information is fed to the data input in phase 01, and then in phase 10. Accordingly, when back iterating first phase is 01, then - 10. The number of passes to test every combination of address and data phases is loggN-f 1 (starting with the passageway at step 1 and ending with the passage step 2 loggN). As data that changes with an appropriate step, 2- (2+ logaN) -e bits of counter 2 are used, which are fed to the inputs of multiplexer 6. When the counter reaches 8, the state logjN-f 1 (one more required number for this test) of passes — counting from the zero state) (logaN + l) -M output by decipheror 9 appears a negative impulse, causing the counter 8 to get stuck and the counter 10 to change state, i.e., change the phase of data or data and addresses. With new phases of data or addresses and data, the (loggN -l) th test pass is again performed, and so on. Since the output of the first digit of counter 10 is a Start-Stop signal for analyzer 11, recording information at the output of block 7 , the latter is checked at all possible combinations of data steps and data phases and addresses, and the registration is performed for each clock of generator 1. When monitoring a multi-bit memory block 7, multiplexer 6 and modulo-5 adder two 1 multiplexer and K-1 dvukhvo ovym (K - number adder modulo two input data block 7). The technical and economic advantage of the proposed device compared with the prototype lies in its increased reliability.

Claims

A device for monitoring RAM containing a clock generator, the output of which is connected to the first input of the signal analyzer and the input of the first counter, the outputs of the first group of which are connected to one of the inputs of the multiplexer, the decoder and adder modulo two, the output of which and the first output of the first counter are one from the outputs of the device, one of the inputs of which is the second input of the signal analyzer, characterized in that, in order to increase the reliability of the device, a D-trigger, a group adder is introduced into it there are two moduli, a second counter and a third counter, one of the outputs of which is connected to the third input of the signal analyzer, the second and third outputs of the first counter connected to the inputs of the D-trigger, one of the adders modulo two groups and the first input of the second counter, the outputs of which are connected to other inputs of the multiplexer and the inputs of the decoder, one of the outputs of which is connected to the second input of the second counter and the input of the third counter, the outputs of which are connected respectively to other inputs of the adders modulo d group and the first input of the adder modulo two, the second input of which is connected to the output of the multiplexer, and the outputs of the D-flip-flop and adders modulo two are other outputs of the device.

11401.79