SU857993A1 - Устройство дл управлени вычислительным комплексом - Google Patents

Description

второго регистра состо ни  и схемы cpaвt eни , выход второго регистра состо ни  соединен с вторым входом сразкени  и с первым входом блока управлени , первый выход которого соединен с третьим входом блока приоритетов, второй вход блока управлени  соединен с третьим входом первого регистра состо ни , выход блока приоритетов соединен с вторым входом блока управлени , выходы первого и второго выходных регистров соединены соответственно с первым и вторым входами блока выдачи информации , первый и второй выходы которого  вл ютс  соответственно первым и вторым выходами устройства, заедены третий и четвертый регистры состо ни  дополнительна  схема сравнени  и два коммутатора, причем выход первого коммутатора соединен с первым вхо- дом блока приема информации и с первым выходом устройства, выход второг коммутатора соединен с вторым входом блока приема информации и с вторым выходом устройства, первые входы первого и второго коммутаторов соединены соответственно с первым и вторым входами устройства, вторые входы первого и второго коммутаторов соединены соответственно с третьим и четвертым входами устройства,третьи входы первого и второго коммутаторов соединены с третьим выходом блока управлени , первый вход третьего регистра состо ни  соединен с первьм выходом блока приема информации,второй вход третьего регистра состо ни  соединен со вторым выходом блока приема информации, третий вход третьего регистра состо ни  соединен с вторым входом второго регистра состо ни , с первым входом четвертого регистра состо ни , с первым выходом блока управлени  и с третьим входом блока выдачи информации, четвертый выход блока управлени  соединен с четвертым входом третьего регистра состо ни , третий и четвертый входы блока управлени  соединены с выходами соответственно основной и дополнительной схем сравнени , п тый вход блока управлени  соединен с выходом четвертого регистра состо ни  и с первы входом до.полнительной схемы сравнени , выход третьего регистра состо ни  соединен с вторыми входами четвертого регистра состо ни , первого и второго выходных регистров и дополнительной схемы сравнени , третьи входы Первого и второго выходных регистров соединены с выходом первого регистра состо ний.

Кроме того, блок управлени  содержит дешифраторы, триггеры, элементы И, ИЛИ и наборное поле,причем вход первого дешифратора соединен с первым входом первого элемента ИЛИ и  вл етс  п тым входом блока, выход первого дешифратора соедгнен с первым входом первого элемента И,выход которого соединен с входом первого триггера, выход которого  вл етс  четвертым выходом блока, вход второг дешифратора соединен.с вторым входом первого элемента ИЛИ и  вл етс  первым входом блока, выход второго дшифратора соединен с первым входом второго элемента И, выход которого соединен с входом второго триггера, выход которого  вл етс  вторым выходом блока, вторые входы первого и второго элементов и и первый вход третьего дешифратора объединены между собой и  вл ютс  вторым входом блока, третий и четвертый входы и выход первого элемента ИЛИ соединены соответственно с выходом дешифратора выходом второго элемента ИЛИ и входо триггера, выход которого  вл етс  первым выходом блока, первый и второй входы второго элемента ИЛИ  вл ютс  соответственно третьим и четвертым входами блока, выход наборного пол  соединен с вторым входом третьего дешифратора и  вл етс  третьим выходом блока.

На фиг. 1 приведена структурна  схема устройства; на фиг.2 - структурна  схема блока св зи (на примере одного разр да информации); на фиг. 3 - структурна  схема, блока управлени ; на фиг.4 - структурна  схема блока приоритетов.

Устройство управлени  вычислительным комплексом (фиг.1) содержит блок 1 приема информации, блок 2 выдачи информации, первый регистр 3 состо ни , третий .регистр 4 состо ни , первый выходной регистр 5,второй выходной регистр б, второй -регистр 7 состо ни , четвертый регистр 8 СОСТОЯНИЯ) схему 9 сравнени  дополнительную схему 10 сравнени , блок 11 управлени , блок 12 приоритетов , первый 13 и второй.14 коммутаторы , входы 15-18 устройства, вы-, ходы 19 и 20, выходы 21-24 блоков св зи, входы 25-29 и выходы 30-33 блока управлени , входы 34-36 и выход 37 блока приоритета, входы 38 и 39 коммутаторов.

Блок св зи (фиг.2) содержит элемент ИЛЙ-НЕ 40, элемент И 41, элемент И 42. Блок управлени  (фиг.З) содержит дешифратор 43, элемент ИЛИ 44, дешифратор 45, наборное поле 46, элемент ИЛИ 47, дешифратор 48 элемент И 49, триггеры 50-52, элемент И 53. Блок приоритетов (фиг.4) содержит элементы И 54 и- 55, элемент ИЛИ-НЕ 56, элемент И 57..

Предлагаемое устройство предназначено дл  обмена сигналами пр мого управлени  между ЭВМ комплекса, дл  оперативного отображени  информации о состо нии комплекса и дл  управлени  работой комплекса. Под управлением понимаетс  задание режимов работы комплекса с помощью наборного пол  46, вход щего в состав блока 11 управлени . Кроме того, режим работы комплекса может быть изменен программным путем по инициативе одной из ЭВМ, вход щих в состав комплекса ..

Устройство работает следующим образом.

На вход 15 коммутатора 13 поступает информаци  от первой ЭВМ, на вход 16 коммутатора 14 поступает информаци  от второй ЭВМ. На входы 17 и 18 коммутаторов 13 и 14 приходит информаци  об аварийной ситуации в системе комплекса (сигнал Авари ), на входы 38 и 39 коммутаторов 13 и 14 приходит информаци  с наборного пол  46 .о том, что устройство находитс  в состо нии профилактики. При наличии одного из этих сигналов, поступающа  на входы 15 и 16 коммутаторов 13 и 14 информаци  передаетс  непосредственно на выходы 19 и 20 блока 2. Если этих сигналов нет, информаци  поступающа  на входы 15 и 16 коммутаторов 13 и 14, передаетс  на первый, второй входы блока 1. Под информацией понимаютс  стандартные сигналы пр мого управлени  и два байта, которые определ ют состо ние каждой ЭВМ и комплекса в целом.

Информаци  с первого выхода блока

Iв зависимости от сигналов пр мого управлени  и управл ющих сигналов блока 11 поступает или на первый вход регистра 3 или на первый вход регистра 4 или на третий вход регистра 6.

С выхода регистра 3 информаци  поступает на первый.вход схемы 9 сравнени  а информаци  с выхода регистра 7 - на второй вход схемы 9. В случае несравнени  содержимого регистров 7 и 3 со схемы сравнени  9 на вход 27 блока

IIвыдаетс  код внешнего прерывани . Этот сигнал поступает в блок 2, а с выходов 19 и 20 этого блока поступает в обе ЭВМ. Одновременно с этим информаци  с регистра 3 переписываетс 

в регистр 7. После этого сигнал внеш-него прерывани  заканчиваетс .

Кроме того, информаци  с регистpa 3 поступает на вход регистра 5 и в блок 11 на вход 26. В блоке 11 осуществл етс  индикаци  этой информации , а с регистра 5 эта информаци  по сигналам пр мого управлени ,поступающим в устройство от ЭВМ в ответ на прерывание, поступает в блок 2, а с выходов 19 и 20 этого блока - в ЭВМ. Обработка информации, поступающей с второго выхода блока 1, происходит аналогично. Использование тех или иных регистров зависит от какой ЭВМ пришла информаци : если от ЭВМ 1, то в работе участвуют регистры 3 и 7 состо ни , схема 9 сравнени , регистр 5; если от ЭВМ 2 то регистры 4 и 8 состо ни , схема 10 сравнени . Если информаци  приходит с наборного пол  46, то в работе участвуют все регистры. Блок 11 участвует в работе во всех случа х.

Дл  решени  конфликтных ситуаций, которые могут возникнуть в устройстве при одновременном обращении к нему обеих ЭВМ комплекса или ЭВМ и оператора (посредством наборного пол ), предназначен блок 12 приоритетов . Если к устройству управлени  одновременно обращаютс  две ЭВМ, то в соответствии с дисциплиной обслуживани , прин той в комплексе, первый приоритет отдаетс  той ЭВМ, котора   вл етс  основной в данный момент времени. Информаци  о текущем состо нии ЭВМ поступает на первые чходы элементов И 54 и 55. В случае одновременного обращени  к устройств управлени  ЭВМ и оператора первый приоритет в соответстзэии с дисциплиной обслуживани , прин той в комплексе , отдаетс  ЭВМ. Информаци  об обращении ЭВМ комплекса к устройству управлени  поступает на первый, второй входы элемента ИЛИ-НЕ 56, с выхода этого элемента информаци  поступает на первый вход элемента И 57, на второй вход этого элемента - информаци  от наборного пол . Информаци  о решении конфликтной ситуации поступает с выхода 37 блока 12 в блок 11 на вход 27. В блоке 11 вырабатываютс  сигналы управлени , которые поступают на регистры.

Учитыва , что среднее врем  безотказной работы устройства - 5000 ч, а среднее врем  безотказной работы коммутаторов 13 и 14 равно 2,8-10 ч повышение надежности св зи между устройством и ЭВМ с учетом блоков св зи расчитываетс  по формуле

2,8 10-2.8- 10

(1) 2 2,8-10 5-103

где Т

- среднее врем  безотказной работы устройства; Т, T-J - среднее врем  безотказной работы коммутаторов 13 и 14.

За счет введени  коммутаторов, дополнительных регистров состо ни  и схемы сравнени  надежность устройства увеличиваетс  в 5,6 раз.

изобретени 

Формула

1. Устройство дл  управлени  вычислительным комплексом, содержащее блок Приема информации, блок выдачи информации, два регистра состо ни , блок управлени , два выходных регистра , схему сравнени j блок приоритетов , причем первый выход блока приема информации соединен с первыми входами первого регистра состо ни , первого выходного регистра и блока приоритетов, второй выход блока приема информации соединен с вторым входом первого регистра состо ни , с первым входом второго выходного регистра и с вторым входом блока приоритетов, выход первого регистра состо ни  соединен с первыми входами второго регистра состо ни  и схемы сравнени , выход второго регистра состо ни  соединен с вторым входом схемы сравнени  и с первым входом блока управлени , первый выход которого соединен с третьим входом блока приоритетов, второй выход блока управлени  соединен с третьим входом первого регистра состо ни , выход блока приоритетов соеднен с вторым входом блока управлени  выходы первого и второго выходных регистров соединены соответственно с первым и вторым входами блока выдачи информации, первый и второй выходы которого  вл ютс  соответственно первым и вторым выходами устройства, отличающеес  тем, что, с целью повышени  надежности,оно содержит третий и четвертый регистры состо ни , дополнительную схему сравнени  и два коммутатора, причем выход первого коммутатора соединен с первым входом блока приема информаци и с первым выходом устройства, выход второго коммутатора соединен с вторы входом блока приема информации и с вторым выходом устройства, первые входы первого и второго коммутаторов соединены соответственно с первым и вторым входами устройства, вторые входы первого и второго коммутаторов соединены соответственно с третьим и четвертым входами устройства, третьи входы первого и второго коммутаторов соединены с третьим выходом блока управлени , первый вход третьего регистра состо ни t соединен с первым выходом блока приема информации, второй вход третьего регистра состо ни  соединен со вторы выходом блока приема информации,третий вход третьего регистра состо ни  соединен с вторым входом второго регистра состо ни , с первым входом четвертого регистра состо ни , с первым выходом блока управлени  и с третьим входом блока выдачи информации , четвертый выход блока управлени соединен с четвертым входом третьего

регистра состо ни , третий и четвертый входы блока управлени  соединены с выходами соответственно основной и дополнительной схем сравнени , п тый вход блока управлени  соединен с выходом четвертого регистра состо ни  и с первым входом дополнительной схемы сравнени , выход третьего регистра состо ни  соединен с вторыми входами четвертого регистра состо ни , первого и второго выходных регистров и дополнительной схемы сравнени , третьи входы первого и второго выходных регистров соединены с выходом первого регистра состо ни .

2. Устройство по П.1, отличающеес  тем, что блок управлени  содержит дешифраторы, триггеры , элементы И, ИЛИ и наборное поле , причем вход первого дешифратора соединен с первым входом первого элемента ИЛИ и  вл етс  п тым входом блока, выход первого дешифратора соединен с первым входом первого элемента И, выход которого соединен с входом первого триггера, выход которого  вл етс  четвертым выходом блока, вход второго дешифратора соединен с вторым входом первого элемента ИЛИ и  вл етс  первым входом блока, выход второго дешифратора соединен с первым входом второго элемента И, выход которого соединен с входом второго триггера, выход которого  вл етс  вторым выходом блока,. вторые входы первого и второг элементов И и первый вход третьего дешифратЬра объединены между собой и  вл ютс  вторЕФ ВХОДОМ блока,третий и четвертый входы и выход первого элемента ИЛИ соединены соответственно с выходом дешифратора, выходом второго элемента ИЛИ и входом триггера , выход которого  вл етс  первым выходом блока, первый и второй входы второго элемента ИЛИ  вл ютс  соответственно третьим и четвертым входами блока, выход наборного пол  соединен с вторым входом третьего дешифратора и  вл етс  третьим выходом блока.

Источники информации, прин тые во внимание при экспертизе

1.Авторское свидетельство СССР № 507866, кл. G 06 F 3/04,

JG 06 F 15/16, 1975.

2.Устройство управлени  ВК.Техническое описание 1353.057,100ТО (прототип).

Ц-0

;

S3

it

w

w

Jfl

Claims (2)

1. Формула изобретения

   1. Устройство для управления вычислительным комплексом, содержащее блок приема информации, блок выдачи информации, два регистра состояния, блок управления, два выходных регистра, схему сравнения» блок приоритетов , причем первый выход блока приема информации соединен с первы

   Ί ми входами первого регистра состояния, первого выходного регистра и блока приоритетов, второй выход блока приема информации соединен с вторым входом первого регистра состояния, с первым входом второго выходного регистра и с вторым входом блока приоритетов, выход первого регистра состояния соединен с первыми входами второго регистра состояния и схемы сравнения, выход второго регистра состояния соединен с вторым входом схемы сравнения и с первым входом блока управления, первый выход которого соединен с третьим входом блока приоритетов, второй выход блока управления соединен с третьим входом первого регистра состояния, выход блока приоритетов соединен с вторым входом блока управления, выходы первого и второго выходных регистров соединены соответственно с первым и вторым входами блока выдачи информации, первый и второй выходы которого являются соответственно первым и вторым выходами устройства, отличающееся тем, что, с целью повышения надежности,оно содержит третий и четвертый регистры состояния, дополнительную схему сравнения и два коммутатора, причем выход первого коммутатора соединен с первым входом блока приема информации и с первым выходом устройства, выход второго коммутатора соединен с вторым входом блока приема информации и с вторым выходом устройства, первые входы первого и второго коммутаторов соединены соответственно с первым и вторым входами устройства, вторые входы первого и второго коммутаторов соединены соответственно с третьим и четвертым входами устройства, третьи входы первого и второго коммутаторов соединены с третьим выходом блока управления, первый вход третьего регистра состояния! соединен с первым выходом блока приема информации, второй вход третьего регистра состояния соединен со вторым выходом блока приема информации,третий вход третьего регистра состояния соединен с вторым входом второго регистра состояния, с первым входом четвертого регистра состояния, с первым выходом блока управления и с третьим входом блока выдачи информации, четвертый выход блока управления соединен с четвертым входом третьего регистра состояния, третий и четвертый входы блока управления соединены с выходами соответственно основной и дополнительной схем сравнения, пятый вход блока управления соединен с выходом четвертого регистра состояния и с первым входом дополнительной схемы сравнения, выход третьего регистра состояния соединен с вторыми входами четвертого регистра состояния, первого и второго выходных регистров и дополнительной схемы сравнения, третьи входы первого и второго выходных регистров соединены с выходом первого регистра состояния.
2. 2. Устройство по п.1, отличающееся тем, что блок управления содержит дешифраторы, триггеры, элементы И, ИЛИ и наборное поле , причем вход первого дешифратора соединен с первым входом первого элемента ИЛИ и является пятым входом блока, выход первого дешифратора соединен с первым входом первого элемента И, выход которого соединен с входом первого триггера, выход которого является четвертым выходом блока, вход второго дешифратора соединен с вторым входом первого элемента ИЛИ и является первым входом блока, выход второго дешифратора соединен с первым входом второго элемента И, выход которого соединен с входом второго триггера, выход которого является вторым выходом блока,.вторые входы первого и второго элементов И и первый вход третьего дешифратора объединены между собой и являются вторым входом блока,третий и четвертый входы и выход первого элемента ИЛИ соединены соответственно с выходом дешифратора, выходом второго элемента ИЛИ и входом триггера , выход которого является первым выходом блока, первый и второй входы второго элемента ИЛИ являются соот·⁴· ветственно третьим и четвертым входами блока, выход наборного поля соединен с вторым входом третьего дешифратора и является третьим выходом блока.