KR950012317B1 - 기지국 장치내의 시스팀 버스 아비트레이션 회로 - Google Patents

Abstract

내용 없음.

Description

기지국 장치내의 시스팀 버스 아비트레이션 회로

제1도는 일반적인 시스팀 버스제어 회로도.

제2도는 통신장치의 시스팀 버스 아비트레이션 회로에 의해 제어되는 통신장치의 전체회로도.

제3도는 본 발명인 시스팀 버스 아비트레이션을 위한 버스제어 회로도.

제4도는 본 발명의 동작에 따른 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

I1 내지 In : 인버터, NOR1 내지 NORn : 노아게이트,

BF1 내지 BFn : 라인드라이버

본 발명은 기지국 장치 내의 시스팀 버스 아트비레이션 회로에 관한 것이다.

제1도는 다수의 장치들로 구성된 통신시스팀의 일반적인 버스 제어 회로도로서, 각 장치들이 데이터를 전송할때 시스팀 버스를 통하여 전송을 하게 된다. 그러나 제1도에서와 같이 각 장치들이 버스를 사용할 수 있게 하기 위해서는 별도의 복잡한 제어가 필요하다.

제2도는 통신 장치의 시스팀 버스 아트비레이션 회로도로서, 제2도에서의 각 장치는 기지국 장치의 특성상 백플레인을 이용한 통신이 불가능하므로 송신을 위한 발란스 인터페이스 드라이버와 수신을 위한 발란스 인터페이스 드라이버(Balanced interface Driver)를 각각 갖고 있다.

이들 각 장치가 시스팀 버스 사용을 위해서는 별도의 버스제어가 필요하며 일반적으로 CPU를 이용한 제어를 한다.

따라서, 본 발명은 상기한 문제를 해결하기 위해서 안출된 것으로서 간단하고, 데이터 전송시 시스팀 버스 아비트레이션을 CPU가 관여하지 않고 각 장치의 시스팀 버스 사용이 가능한 시스팀 버스 아비트레이션 회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은 n개의 장치가 시스팀 버스 사용의사를 나타내는 신호를 입력으로 받는 n개의 인버터와 상기 n개의 인버터의 출력을 일 입력단으로 입력받고, 타입력단은 버스 사용 여부를 나타내는 신호를 입력받는 n개의 부정 논리곱 처리수단과, 상기 n개의 장치에 입력단이 연결되고 출력단은 시스팀 버스에 연결되며 제어단은 상기 n개의 부정 논리곱 처리 수단의 출력단에 연결되는 n개의 라인 드라이버를 구비한 것을 특징으로 한다.

이하, 첨부된 제3도 이하를 참조하여 본 발명의 일실시예를 상세히 설명한다.

제3도는 본 발명에 따른 시스팀 버스 아비트레이션 회로도로서, 도면에서 I1∼In은 인버터, NOR1∼NORn은 노아게이트, BF1∼BFn은 버퍼로 구성되는 라인 드라이버를 각각 나타낸다.

모든 입출력 신호(Slin, Slout, Slint)는 하이 동작(High active)이다. Slin은 장치 1의 시스팀 버스사용 의사를 나타내는 신호이고 Snout은 n번째 장치의 버스 사용 여부를 나타내는 신호로서 로우(low)이면 n번째 장치가 버스를 사용하고 있지 않음을 나타낸다.

이 Snout 신호는 Slin이 인버터를 거쳐 나오는 시호와 노아 게이트(NOR gate)(NOR1)롤 입력된다. 이 노아게이트(NOR1)의 출력은 라인 드라이버(BF1)의 인에이블 단자를 제어하게 된다.

이상의 신호 흐름을 보면, n번째 장치가 버스를 사용하고 있지 않으면 Snout은 로우이고, 노아 게이트(NOR1)의 2번 핀으로 입력된다. 이때 Slin이 버스 사용을 요구 할 때(High) Slout은 하이가 된다.

이 신호는 하이 동작 이므로 라인 드라이버(BF1)의 인에이블핀을 구동시킴으로서 장치1인 시스팀 버스를 사용하게 된다.

이때, 상기 노아게이트(NOR1)의 출력인 Slout(Hignt)은 다시 노아게이트(NOR2)로 입력된다. 그리고 S2in이 로우(버스사용 의사 없음)이면 노아게이트(NOR2)의 출력 S2out은 로우가 됨으로서 장치 2의 BF2의 핀을 인에이블시키지 않는다. 만약 S2in의 신호가 하이(버스사용 의사가 있을 때)이면, 노아게이트(NOR2)의 출력은 로우가 됨으로서 버스사용 의사가 받아 들여지지 않는다. 따라서 장치 1의 데이터 전송이 종료될 때 까지 머물러 있게 된다.

도면에서의 Slint는 해당 장치의 버스 사용 의사를 해당 장치의 CPU에게 알려서 전송에 필요한 처리를 하게 하는데 이용된다.

제4도는 본 발명에 따른 동작 타이밍 도이다.

따라서, 상기와 같이 구성되어 동작하는 본 발명은, 기지국 장치에 있어서 중요한 요소인 시스팀 버스의 아비트레이션을 쉽게 실현할 수 있을 뿐만아니라 빠르고 정확한 데이터 통신을 가능하게 해주는 효과가 있다.

Claims (2)

1. 다수개(n개)의 장치가 시스팀 버스를 통해 연결되어 있는 기지국 장치에서의 시스팀 아비트레이선 회로에 있어서, 상기 n개의 장치가 시스팀 버스 사용 의사를 나타내는 신호(SI in 내지 snin)을 입력으로 받는 n개의 인버터(I1 내지 In)의 축력을 일 입력단으로 입력 받고, 타입력단은 버스 사용 여부를 나타내는 신호(Snout 내지 S_n-1out)를 입력받는 n개의 부정 논리곱 처리수단(NOR1 내지 NORn)과, 상기 n개의 장치에 입력단이 연결되고 출력단은 시스팀 버스에 연결되며 제어단은 상기 n개의 부정 논리곱 처리 수단(NOR1 내지 NORn)의 출력단에 연결되는 n개의 라인 드라이버(BF1 내지 BFn)를 구비한 것을 특징으로 하는 시스팀 버스 아비트레이션 회로.
2. 제1항에 있어서, 상기 n개 부정논리곱 처리수단(NOR1 내지 NORn)은, 버스 사용 여부를 나타내는 신호로서 바로 전단에 설치된 부정 논리곱 처리 수단의 출력을 타입력단으로 입력 받도록 구성되는 것을 특징으로 하는 시스팀 버스 아비트레이션 회로.