SU856000A1 - Pulse delay device - Google Patents

Pulse delay device Download PDF

Info

Publication number
SU856000A1
SU856000A1 SU792834425A SU2834425A SU856000A1 SU 856000 A1 SU856000 A1 SU 856000A1 SU 792834425 A SU792834425 A SU 792834425A SU 2834425 A SU2834425 A SU 2834425A SU 856000 A1 SU856000 A1 SU 856000A1
Authority
SU
USSR - Soviet Union
Prior art keywords
time
input
voltage
output
capacitor
Prior art date
Application number
SU792834425A
Other languages
Russian (ru)
Inventor
Юрий Федорович Бондаренко
Original Assignee
Предприятие П/Я А-3646
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-3646 filed Critical Предприятие П/Я А-3646
Priority to SU792834425A priority Critical patent/SU856000A1/en
Application granted granted Critical
Publication of SU856000A1 publication Critical patent/SU856000A1/en

Links

Description

(54) УСТРОЙСТВО ЗАДЕРЖКИ ИМПУЛЬСОВ(54) PULSE DELAY DEVICE

II

Изобретение относитс  к автоматике и импульсной технике и может быть использовано в аппаратуре различного наз- качени .The invention relates to automation and pulse technology and can be used in various instrumentation equipment.

Известны устройства задержки высокой точности, у которых основным врем задакпцим устройством 5юл етс  последовательно включенные высокостабильный генератор импульсов и счетчик .High precision delay devices are known, in which the main device is sequentially connected to a high-speed, highly stable pulse generator and a counter.

Однако такие устройства отличаютс  повышенной сложностью и требуют дл  реализации большого числа различного оборудовани .However, such devices are highly complex and require a large number of different equipment to be implemented.

Известно также устройство выдержки времени, содержащее входной ключевой каскад, выполненный по схеме состав ного эмиттерного повторител  на двух р-п-р- транзжторах, коллекторы кото{нлх через резисторы подсоединены к отрицательному полюсу источника питани , выходной пороговый каскад на р-п-р -транзисторе , включенном по схеме с общим эмиттером, к базе которого подсоединена RC-цепь, обща  точка соединени It is also known a time delay device containing an input key cascade made according to the scheme of a composite emitter follower on two ppn transistors, the collectors of which are connected to the negative pole of the power source through resistors, the output threshold cascade on ppn -transistor, connected according to the scheme with a common emitter, to the base of which is connected an RC circuit, a common connection point

резистора и конденсатора которой подсоединена через полупроводниковый диод, включенный в пр мой пол рности дл  тока зф да врем задающего конденсатора, к коллектору выходного транзистора эми1 терного повторител , между коллектором и эмиттером входного транзистора которого подключен конденсаторГ22.a resistor and a capacitor of which is connected via a semiconductor diode, connected in direct polarity for the current of the time of the driving capacitor, to the collector of the output transistor of the emitter follower, between the collector and emitter of the input transistor of which is connected a capacitor G22.

Однако стабильность времени задержки такого устройства очень н елика, However, the stability of the delay time of such a device is very low,

19 так времена задержки на включение и выключение определ ютс  различными Я.С-иеп м  в порогами срабатывани  транзисторов. Кроме того, в таком уст вршлена задержки сильно завиtl с т от колебаний напр жени  источников питани  устройства и от других дест илизирующих факторов.19, the delay times for switching on and off are determined by different R / C transistors. In addition, in such a mouth, the delays are strongly dependent on the voltage fluctuations of the power sources of the device and on other destining factors.

Зачастую возникает необходимость в устройстве средней точности, которое отличалось бы достаточной простотой конструкции и повышенной стабильностью временных параметров, высоким 0ыстродействиа и малой зависимостью оснсжыых характеристик от . али ни  различных дестабилиз11руюших факторов.Often there is a need for a device of medium accuracy, which would be distinguished by sufficient simplicity of design and increased stability of time parameters, high speed and low dependence of basic characteristics on. Ali or various destabilizing factors.

Наиболее близким по технической сущности и достигаемому результату к предлагаемому  вл етс  устройство, содержащее триггер, установленный вход которого подключен к источнику запускающих импульсов, резистор и конденсатор врем задающей иепи, соединенные последовательно; к точке соединени  которых подключен одним входом компаратор , второй вход которого подключав к источнику порогового напр жени , при этом выход компаратора соединен со входом сброса триггера, инверсный выход которого через резистор подключен к базе разр дного трансистора, коплекторно-эмиттерный переход которого включен параллельно конденсатору врем задающей цепи, орш-гем резистор врем задающе цепи подключен к пр мому выходу триггера Гз}.The closest in technical essence and the achieved result to the proposed is a device containing a trigger, the installed input of which is connected to the source of triggering pulses, a resistor and a capacitor of the time of setting, connected in series; A comparator is connected to the connection point of which, the second input is connected to the source of the threshold voltage, the comparator output is connected to the trigger reset input, the inverse output of which is connected to the base of the discharge transistor through a resistor, and the collector-emitter junction is parallel to the capacitor time the master circuit, the orsh-gem resistor, the time of the master circuit is connected to the forward output of the Gz trigger trigger}.

Однако Такое устройство может задерживать только узкие входные импупьсы и прин ипиально не может осуществл ть задержку входных импульсов большой длительности.However, Such a device can only delay narrow input impedances and, in principle, cannot delay the input pulses of long duration.

Цель изобретени  - расш1фение функциональных возможностей устройства .The purpose of the invention is to improve the functionality of the device.

Поставленна  цель .достигаетс  тем что в устройстве задержки, содержащем последовательно соединенные источник сигнала, врем задающую RС-цепь, параллельно врем згадающему конденсатору которой подключен разр дный ключ, и компаратор , другим входом подсоединенный к резистивному делителю напр жени , источник питани , введены второй резис - тивный делитель напр жени  источника питани , ключевое устройство, элемен И, формирователь импульса и одновибратор , при этом выход устройства подключен через последовательно соединенные формирователь короткого импульса и од- новибратор подключен к входу разр дного ключа и одновременно - - к одному из входов элемента И, другим входом подсоединенного к входу устройства, выход которого подключен к управл ющему входу ключевого устройства, одним полюсом подсоединенного к выходу врем задающей С-це-пи, а другик - через второй резистивный делитель напр жентш к источнику питани , к которому подключен источник сигнала.The goal is achieved by the fact that in a delay device containing serially connected a signal source, the time specifies the RC circuit, parallel to the time of which capacitor a discharge key is connected, and a comparator, another input connected to a resistive voltage divider, power supply, a second resis - a tive power supply voltage divider, a key device, an AND element, a pulse shaper and a one-shot; the device output is connected through serially connected For example, a short pulse and a single-oscillator are connected to the input of the bit switch and at the same time - - to one of the inputs of the element I, another input connected to the input of a device whose output is connected to the control input of a key device with one pole connected to the output circuit, and the other through the second resistive divider voltage to the power source to which the signal source is connected.

На фиг. 1 представлена функциональна  схема устройства; на фиг. 2 эпюры напр жений, по сн ющие примиип работы устройства.FIG. 1 shows a functional diagram of the device; in fig. 2 voltage plots to explain the device operation.

Устройство задержки jTNfпульсов содержит источник 1 задерживаемь к импульсов , врем задаюигую RС-цепь 2, выкод которой подключен, например, к неинвертшующему входу компаратора 3, инверт1фую1 им входом подсоединен 1ый к резистивному делителю 4 напр жени .The delay device jTNf pulses contains the source 1 delayed to the pulses, the time is given by the RC circuit 2, the code of which is connected, for example, to the non-inverting input of the comparator 3, and the input 1 is connected to the resistive voltage divider 4.

Выход 5 компаратора 3,  вл ющийс  одновременно выходом устройства, и вход устройства подсоединены к входам элемента И б, выход которого через последовательно соединенные формировательThe output 5 of the comparator 3, which is simultaneously the output of the device, and the input of the device are connected to the inputs of the element I b, the output of which is connected through a serially connected driver

5 короткого кч ульса и одновибратор 8 подключен к входу разр дного ключа 9, подключенного) параллельно врем задающе-му конденсатору RC-цепи 2, и одновременно - к входу управлени  ключе Q вого устройства 10, один полюс которого соединен с выходом ;рем задающей R С-цспи 2, а другой - через резистивjibifi делитель 11 на; р женк  к поло си™ тельной шине источника (штани  устройства + Ер|, паралле71ьно которому включены резиспэные делители 4 и 11 напр жени , а также и источник задерживаемых импульсов.5 short frequency pulses and a single vibrator 8 are connected to the input of the bit switch 9 connected in parallel with the time of the driving capacitor of the RC circuit 2, and simultaneously to the control input of the switch Q of the device 10, one pole of which is connected to the output; C-tspi 2, and the other - through resistive jibifi divider 11 on; The device is connected to the field bus of the source (device bars + Ep), parallel to which the resistive voltage dividers 4 and 11 are connected, as well as the source of delayed pulses.

Устройство задержки импульсов работает следуюшик образом.Pulse delay device works in the following way.

При подэче на устройство напр жений питани  на входе устройства и выходе 5 компаратора 3 устанавливаютс  нулевые уровни напр жени . При этом под воздействием низкзгх уровней напр женки на выходах элемента И б к компаратора ключевое устройство 1О и разр дный ключ 9 ра.зомкнуты и на работу устройства никакого вли ни  не оказывают. Пол воздействием положитепьногоWhen a sub-device is connected to a device, the supply voltages at the device input and output 5 of the comparator 3 are set to zero voltage levels. At the same time, under the influence of low voltage levels at the outputs of the element AND b of the comparator, the key device 1О and the bit key 9 are open and do not have any influence on the operation of the device. Gender Exposure

входного ШчТпульса амплитудой (фиг.2а)р подлежащего задержке, врем задающий конденсатор- R С-цепи 2 начинает зар жатьс  по экспоненте, стрем сь к уровню и Y (фиг. 26}. В дальнейшем, KOI the input amplitude pulse (Fig. 2a) p to be delayed, the time specifying the capacitor — the R C circuit 2 begins to charge exponentially, rushing to the level, and Y (Fig. 26}. Further, KOI

5 да пйпр жение на врем задающем конден. саторе достигает порогового уровн  ПОР W/2 (. 2б), установленного с помощью резистивного делител  4, логический нуль, действующий на выходе5 yes, time for setting the time of condensation. Sator reaches the threshold level POR W / 2 (. 2b), set using resistive divider 4, logical zero, acting at the output

50 5 компаратора 3, скачкообразно смен етс  логической единицей (фиг. 2 в ). Момент по влени  логической единицы на выходе 5 устройства шл етс  моментом образовани  переднего фронта выходного импульса, задержанного относительно переднего фронта входного импульса на заданный временной интервал :50 5 of comparator 3, alternating with a logical unit (Fig. 2c). The moment of occurrence of a logical unit at the output 5 of the device is sent the moment of the formation of the leading edge of the output pulse delayed relative to the leading edge of the input pulse for a given time interval:

Claims (3)

в этот же момент времени происхо дит смена низкого уровн  напр жени  на выходе элемента И 6 (фиг. 2 г) на высокий, который в дальнейшем поддер - живаетс  в течение времени действи  входного импульса. Под действием высокого уровн  напр жени  на выходе эле мента И 6 замыкаетс  ключевое устрой ство 10, создава  услови  дл  быстрого дозар да врем задающего конденсатора R С-цапи 2 до уровн , задаваемого с по мощью резистивного депител  11 напр жени , и равного амплитуде И входного импупьса. В дальнейшем конденсатор R С-цепи 2 остаетс  подсоединенным к источнику питани  +Е вплоть до мо-мента пропадани  входного импульса, пос ле чего ключевое устройство размыкаетс а врем задающий конденсатор, дозар жен ный до уровн  UVTI , начинает разр жатьс  по экспоненте со скоростью, определ  емой посто нной времени врем задающей КС-цепи 2. Через врем  tijg, ЯСбпг напр жени  на обоих входах компаратора 3 сравниваютс  и последний возвращает с  в исходное состо ние, характеризуемое низким уровнем напр жени  на его выходе 5. Под воздействием отрицательного перапада напр жени  на выходе 5 устройства формирователь 7 короткого импупьса вырабатьшает нмпульс запуска одновибратора 8, который, в свою очередь, формирует положительный импульс , под воздействием которого замыкаетс  разр дный ключ 9, включенный параллельно врем задающему конденсатору . После разр да врем задающего конденсатора через врем  -fc раз, цикл работы устройства заканчиваетс . Максимальное врем  задержки, обеспечиваемое таким устройством, равно длительности входного импульса. Поскольку источник сигнала и оба резистивные делител  4 и 11 напр жени  запитаны от одного и того же источника + ЕП, то временна  задержка в таком устройстве мало зависит от колебаний напр жени  питани , так как при колебани х напр жени  источника питани  практически в тех же пределах колеблютс  ак плитуда входного импульса и уровн  напр жени , задаваемые упом 006 нутыми резист1шными делител  и 4 и 11 напр жени . Данное устройство отличаетс  также малым временем восстановлени , так как период следовани  входных импульсов определ етс  как tn+tgoA-tpae гдс-Ьра, и4ЧзаА. В предлагаемом устройстве врем  задержки фронтов входного импупьса можно регулировать, мен$ш коэффициенты передачи резистквных делителей 4 и 11, что расшир ет его функциональные возможности. Формула изобретени  Устройство задержки иктпульсов, содержащее соединенные последовательно источник сигнала, врем задающую RCцепЬ; параллельно конденсатору которой подключен разр дный ключ, и компаро тор , Apynnvr входом подсоединен ш1й к разист15вному делителю напр жени  источника питани  , отличающеес  тем, что, с целью расширени  функциональных возможностей, в него введены второй рез1 ст1тный делитель напр жени  источника питани , ключевое устройство, элемент И, формирователь короткого т.- пульса и одновибратор, при этом выход компаратора через соединенные последовательно формирователь ксроткого илг пульса и одновибратор подключен к входу разр дного ключа и к одному из входов элемента И, другим входом подсоединенного к входу устройства, выход которого соединен с BKOAON-T управлени  ключевого ycTpoii TBQ, однпм полюсом соединенного с выходом врем задающей RC-депи, а друп м - со средней точкой второго резпс- Т5ЮНОГО делител  питающего напр жещга источника питани , к которому подключен источник сигнала. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 535727, кл. Н 03 К 5/13, ЗО.О7.74. at the same moment of time, the low level of the voltage at the output of the AND 6 element (Fig. 2 g) is replaced by a high one, which is further maintained during the time of action of the input pulse. Under the action of a high voltage level at the output of the And 6 element, the key device 10 closes, creating conditions for a fast dose of the time of the driving capacitor R С-Цапи 2 to the level set by the resistive depot of the voltage 11, and equal amplitude And input impupes. Subsequently, the capacitor R of the C-circuit 2 remains connected to the power supply + E until the moment of loss of the input pulse, after which the key device opens and the time setting capacitor, discharged to the UVTI level, begins to discharge in an exponential rate determined by the constant time, the time of the master circuit of the CS circuit 2. After the time tijg and JSbpg, the voltage at both inputs of the comparator 3 is compared and the latter returns to its initial state, characterized by a low voltage level at its output 5. Under the influence of atelnogo perapada voltage generator 7 short impupsa vyrabatshaet output device 5 nmpuls trigger monostable multivibrator 8 which, in turn, generates a positive pulse, which is closed under the influence of the discharge switch 9, connected in parallel with capacitor predetermined time. After discharge, the time of the master capacitor after a time –fc times, the cycle of operation of the device ends. The maximum delay time provided by such a device is equal to the duration of the input pulse. Since the signal source and both resistive dividers 4 and 11 of the voltage are powered from the same source + EP, the time delay in such a device depends little on the fluctuations of the supply voltage, since during fluctuations in the voltage of the power supply almost within the same limits The oscillations of the input pulse and voltage level vary according to the mentioned resistors and 4 and 11 voltages. This device is also distinguished by a short recovery time, since the follow-on period of the input pulses is defined as tn + tgoA-tpae hfc-Lpa, and 4 HzAA. In the proposed device, the delay time of the fronts of the input impedance can be adjusted by changing the transfer coefficients of resistive dividers 4 and 11, which expands its functionality. Claims of the Invention A device for delaying ICT pulses, containing a signal source connected in series, the time specifying an RC chain; parallel to the capacitor of which a bit switch is connected, and a comparator, an Apynnvr input, is connected to a remote voltage divider of the power supply, characterized in that, in order to expand the functionality, a second power supply voltage divider is introduced into it, the key device the element And, the driver of the short so-called pulse and the one-shot, while the output of the comparator through the serially connected driver of the short-term pulse and the one-shot are connected to the input of the discharge switch and to one The other element is connected to the input of the device, the output of which is connected to the BKOAON-T control key ycTpoii TBQ, with one pole connected to the output, the time of the RC control unit, and the other with the midpoint of the second resistor A power source stub to which a signal source is connected. Sources of information taken into account in the examination 1. USSR author's certificate number 535727, cl. H 03 K 5/13, 30.O7.74. 2.Авторское свидетельство СССР № 392562, кл. НО1 Н 47/18, 24.О2.71, 2. USSR author's certificate number 392562, cl. HO1 H 47/18, 24.O2.71, 3.Авторское свидетельство СССР № 632059, кл. Н 03 К 3/284, 11.О5.77 (прототип).3. USSR author's certificate number 632059, cl. H 03 K 3/284, 11.O5.77 (prototype).
SU792834425A 1979-11-01 1979-11-01 Pulse delay device SU856000A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU792834425A SU856000A1 (en) 1979-11-01 1979-11-01 Pulse delay device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU792834425A SU856000A1 (en) 1979-11-01 1979-11-01 Pulse delay device

Publications (1)

Publication Number Publication Date
SU856000A1 true SU856000A1 (en) 1981-08-15

Family

ID=20856946

Family Applications (1)

Application Number Title Priority Date Filing Date
SU792834425A SU856000A1 (en) 1979-11-01 1979-11-01 Pulse delay device

Country Status (1)

Country Link
SU (1) SU856000A1 (en)

Similar Documents

Publication Publication Date Title
SU856000A1 (en) Pulse delay device
US4652837A (en) Integrated circuit oscillator
US3551704A (en) Pulse generator
SU839021A1 (en) Square-wave pulse shaper
SU718896A1 (en) Delay multivibrator
US3440442A (en) Frequency threshold sensitive circuit
SU790123A1 (en) Single-shot multivibrator
SU980256A1 (en) Single-shot multivibrator
SU769710A1 (en) Driven multivibrator
SU782134A1 (en) Driven multivibrator
SU703896A1 (en) One-shot multivibrator
SU1005274A1 (en) Pulse generator
SU938371A1 (en) One-shot multivibrator
SU533906A1 (en) Null oran
SU531255A1 (en) Pulse generator
SU868871A1 (en) Timer of periodic connections
SU1270883A1 (en) Function generator
SU756607A1 (en) Multivibrator
SU864523A1 (en) Pulse shaper
SU951676A1 (en) Delay device
SU1018213A1 (en) Pulse shaper
SU720710A1 (en) Pulse former
SU767959A1 (en) Delay device
SU1112534A1 (en) Schmidt flip-flop
SU362463A1 (en) EXPONENTIAL PULSE GENERATOR