SU843267A1

SU843267A1 - Device for protecting from errors

Info

Publication number: SU843267A1
Application number: SU792813510A
Authority: SU
Inventors: Александр Григорьевич Дотолев; Александр Павлович Кивачицкий; Вячеслав Вячеславович Коларж; Сергей Васильевич Новожилов
Original assignee: Всесоюзный Научно-Исследовательскийинститут Комплексной Автоматизациимелиоративных Систем
Priority date: 1979-08-30
Filing date: 1979-08-30
Publication date: 1981-06-30

Description

Изобретение относится к технике связи и может использоваться в аппаратуре передачи данных для защиты , от ошибок.The invention relates to communication technology and can be used in data transmission equipment for protection against errors.

Известно устройство зашиты от ошибок, содержащее приемник, выход . двоичных сигналов которого подключен ко входу первого п-разрядного регистра сдвига, η выходов которого подключены к соответствующим входам блока проверки на четность, второй η-разрядный регистр сдвига, вход которого соединен с выходом детектора качества, вход которого соединен с другим выходом приемника, а в выходов первого η-разрядного регистра сдвига подключены к соответствующим входам блока запрета Е13.A device is known for error protection, comprising a receiver and an output. binary signals of which are connected to the input of the first n-bit shift register, the η outputs of which are connected to the corresponding inputs of the parity block, the second η-bit shift register, the input of which is connected to the output of the quality detector, the input of which is connected to the other output of the receiver, and the outputs of the first η-bit shift register are connected to the corresponding inputs of the block prohibition E13.

Однако известное устройство имеет низкую достоверность принимаемой информации.However, the known device has a low reliability of the received information.

Цель изобретения - повышение достоверности принимаемой информации.The purpose of the invention is to increase the reliability of the received information.

Для этого в устройство защиты от ошибок, содержащее приемник, вы-, ход двоичных сигналов которого подключен ко входу первого п-разрядного регистра сдвига, п выходов которого ^S подключены к соответствующим входам блока проверки на четность, второй η-разрядный регистр сдвига, вход которого соединен с выходом детектора качества, вход которого соединен с другим выходом приемника, а η выходов первого п разрядного регистра сдвига подключены к соответствующим входам блока запрета, введены η трехвходовых элементов совпадения, (п+1) двухвходовых элементов совпадения, пороговый элемент и инвертор, при этом первый выход блока проверки на четность подключен к объединенным Я первым входам (п+1) двухвходовых элементов совпадения, вторые входы η которых объединены с соответствующими входами блока запрета и входами порогового элемента, а выходы - подработает следующим об3 I ключены к соответствующим входам первого η-разрядного регистра сдвига, второй выход блока проверки на четность подключен к объединенным первым входам трехвходовых элементов совпадения, вторые входы которых соединены с соответствующими выходами первого η-разрядного регистра сдвига, третьи входы объединены и соединены с выходом инвертора, вход которого соединен с объединенным выходом порогового элемента и с выходом (п+1) двухвходового элемента совпадения, другой вход которого соединен с выходом блока запрета.To this end, an error protection device containing a receiver, the output of the binary signals of which is connected to the input of the first n-bit shift register, the n outputs of which ^{S are} connected to the corresponding inputs of the parity block, the second η-bit shift register, the input of which connected to the output of the quality detector, the input of which is connected to the other output of the receiver, and η of the outputs of the first n-bit shift register are connected to the corresponding inputs of the prohibition block, η of three-input matching elements are entered, (n + 1) two-input electronic coincidence elements, a threshold element and an inverter, while the first output of the parity check block is connected to the first I inputs of (n + 1) two-input coincidence elements, the second inputs η of which are combined with the corresponding inputs of the inhibit block and the inputs of the threshold element, and the outputs will work the next ob3 I are connected to the corresponding inputs of the first η-bit shift register, the second output of the parity check unit is connected to the combined first inputs of the three-input matching elements, the second inputs of which are connected respective outputs of the first η-bit shift register, the third inputs are combined and connected to the output of the inverter, whose input is connected with the combined output of the threshold element, and a yield of the (n + 1) two-input coincidence element, the other input of which is connected to the output of the ban.

На чертеже представлена структурная электрическая схема устройства.The drawing shows a structural electrical diagram of the device.

Устройство защиты от ошибок содержит приемник 1 с детектором 2 качества, блок 3 запрета, блок 4 проверки на четность, первый и второй η-разрядные регистры 5 и 6 сдвига соответственно, η трехвходовых элементов 7 совпадения, (п+1) двухвходовых элементов 8 совпадения, пороговый элемент 9, инвертор 10.The error protection device comprises a receiver 1 with a quality detector 2, a prohibition unit 3, a parity check unit 4, first and second η-bit shift registers 5 and 6, respectively, η three-input coincidence elements 7, (n + 1) two-input coincidence elements 8 , threshold element 9, inverter 10.

Устройство разом.The device at once.

В исходном инвертора 10, входами n-трехвходовых элементов 7 совпадения, подан разрешающий импульс Принимаемая кодовая комбинация из приемника 1 в η-разрядном двоичном коде записывается в первый п-разрядный регистр 5 сдвига, а с детектора 2 качества во второй п-разрядный регистр 6 сдвига - вектор ошибки. Из первого п-разрядного регистра 5 сдвига кодовая комбинация поступает на проверку в_ блок 4 проверки на четность, в результате которой он вырабатывает либо сигнал Правильно”, либо - Ошибка. Сигнал Правильно поступает на вторые входы трехвходовых элементов 7 совпадения, которые при наличии разрешающего сигнала инвертора 10 в параллельном коде выдают информацию потребителю. Если принятая кодовая комбинация определена блоком 4 проверки на четность как недостоверная, он вырабатывает сигнал Ошибка и подает его на вторые входы двухвходовых элементов 8 совпадения, одна из которых, на которую поступает импульс ошибочной ₍1ячейки второго η-разрядного регистра' положении на выходе связанного с третьими зоIn the original inverter 10, the inputs of the n-three-input coincidence elements 7, a enable pulse is applied. The received code combination from the receiver 1 in the η-bit binary code is written to the first p-bit shift register 5, and from the quality detector 2 to the second p-bit register 6 shear is the error vector. From the first n-bit shift register 5, the code combination is sent to check in the parity check block 4, as a result of which it generates either the Correct ”signal or the Error. The signal Correctly arrives at the second inputs of the three-input coincidence elements 7, which, in the presence of the enable signal of the inverter 10 in the parallel code, provide information to the consumer. If the received code combination is determined by the parity block 4 as invalid, it generates an Error signal and sends it to the second inputs of the two-input coincidence elements 8, one of which receives an impulse of an erroneous ₍ 1 cell of the second η-bit register 'output position associated with third zo

843267 4 сдвига, вырабатывает на ошибочной ячейке первого η-разрядного регистра сдвига 5 исправляющий импульс. I Исправленная комбинация из ячеек первого η-разрядного регистра сдвига проверяется блоком 4 проверки на четность и выдается потребителю. При наличии во втором п-разрядном регистре сдвига.6 двух и более ошибок последний заставляет срабатывать пороговый элемент 9, выходной сигнал которого инвертирует сигнал на входе инвертора 10, запрещающий выдачу информации, и формирует запрос на повторение кодовой комбинации. При необнаружении ошибки детектором качества 2 второй η-разрядный регистр сдвига содержит нулевой вектор ошибки и при наличии сигнала Ошибка блока 4 блок 3 запрета через (п+1) двухвходовый элемент совпадения 8 подает сигнал на вход инвертора 10, запрещающий выдачу информации потребителю, и формирующий запрос на повторение ‘посылки.843267 4 offsets, generates a correction pulse on the error cell of the first η-bit shift register 5. I The corrected combination of cells of the first η-bit shift register is checked by the parity check block 4 and issued to the consumer. If there are two or more errors in the second p-bit shift register. 6, the latter causes the threshold element 9 to work, the output signal of which inverts the signal at the input of the inverter 10, which prohibits the issuance of information, and generates a request for a repeat of the code combination. If an error is not detected by quality detector 2, the second η-bit shift register contains a zero error vector and, if there is a signal, an error of block 4, block 3 through (n + 1) two-input matching element 8 sends a signal to the input of inverter 10, which prohibits the information from being transmitted to the consumer, and generates request for repetition of the package.

Таким образом, предлагаемое устройство позволяет исправлять одиночные ошибки, не меняя надежности работы устройства с блоком проверки на четность и детектором качества, и повышает скорость передачи информации, так как вследствие исправления одиночных ошибок, составляющих большой процент в кодовых комбинациях различной длины, значительно сокращается суммарное время на переспросы.Thus, the proposed device allows you to correct single errors without changing the reliability of the device with the parity checker and quality detector, and increases the speed of information transfer, since due to the correction of single errors, which make up a large percentage in code combinations of different lengths, the total time is significantly reduced for re-asking.

Claims

1. Kotov, PA Improving the reliability of the transfer of digital information. M., Svy, 1966, p.137-139 (prototype).