SU377781A1 - DECODER - Google Patents
DECODERInfo
- Publication number
- SU377781A1 SU377781A1 SU1344425A SU1344425A SU377781A1 SU 377781 A1 SU377781 A1 SU 377781A1 SU 1344425 A SU1344425 A SU 1344425A SU 1344425 A SU1344425 A SU 1344425A SU 377781 A1 SU377781 A1 SU 377781A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- circuit
- output
- input
- parity
- binary
- Prior art date
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Description
1one
Изобретение относитс к вычислительной технике, техиике св зи и телеуправлени , где став тс задача помехоустойчивой передачи информации.The invention relates to computer technology, communications technology and telecontrol, where the task of noise-resistant transmission of information.
Иавестно декодирующее устройство, содержащее приемник двоичных сигналов, соединенный со схемой регистрацией, и схему обнаружени ошибок, ,в котором дл повыщени достоверности работы дл обнаружени ошибок используют избыточность групповых кодов . Однако повыщение достоверности принимаемой информации, особенно в системах с обратной св зью, достигаетс ценой снижени Пропускной способности систем за счет повторных передач кодовых комбинаций, в которых обнаружены ошибки.A self-decoding device containing a binary signal receiver connected to a registration circuit and an error detection circuit, in which the redundancy of group codes is used to increase the reliability of the operation to detect errors. However, increasing the reliability of the received information, especially in systems with feedback, is achieved at the cost of reducing the capacity of the systems due to the retransmission of code combinations in which errors are detected.
В р де случаев дл передачи большого объема информации по каналу со сравнительно ВЫСОКИМ относительным уровнем помех пропускна способность системы с обратной св зью может оказатьс недостаточной. Если требовани по достоверности приема этой информации вл ютс более низкими, чем может обеспечить система св зи, то, с целью повышени пропускной способности системы св зи, ломимо обнаруженн большой части ошибок, целесообразно осуществл ть исправление некоторых наиболее веро тных ошибок. Это приведет к уменьшению числа переспросов и ценой некоторого снижени достоверности привимаемой информации будет достигнуто увеличение пропускной способности системы св зи . Путем изменени доли исправл емых ошибок ИЗ общего числа возможных ошибок в известной степени можно регулировать пропускную способность системы и достоверность п рини маемой и н фОр м аци и.In some cases, for transmitting large amounts of information over a channel with a relatively high relative level of interference, the capacity of the feedback system may be insufficient. If the requirements on the reliability of receiving this information are lower than the communication system can provide, then, in order to increase the capacity of the communication system, it is difficult to detect a large part of errors, it is advisable to correct some of the most probable errors. This will lead to a decrease in the number of inquiries and at the cost of some decrease in the reliability of the information being acquired, an increase in the capacity of the communication system will be achieved. By changing the proportion of corrected errors FROM the total number of possible errors, it is possible to regulate to a certain extent the system capacity and the reliability of the received and n forma tions.
Цель изобретени - повышение достоверности работы устройства путем повышени про-пускной способности систем с обратной св зью при использовании кодов с четным числом «единиц.The purpose of the invention is to increase the reliability of operation of the device by increasing the throughput of feedback systems when using codes with an even number of "units."
Цель достигаетс тем, что в предлагаемое устройство введены схема приема с нулевойThe goal is achieved by the fact that the proposed device introduced a reception scheme with zero
зоной, два регистра задержки, два счетчика четНОстн, две схемы «И и сумматор ПО модулю два, дричем выход приемника двоичных сигналов соединен со входом схемы приема с нулевой зоной, выход которой соединен соzone, two delay registers, two counters even, two AND circuits and an adder for module two, the output of the binary signal receiver is connected to the input of the receiving circuit with a zero zone, the output of which is connected to
входом .первого регистра задержки и со входом первого счетчика четности, выход схемы регистрации соединен со входом .второго регистра задержки и со входом второго счетчика четности, выходы обоих счетчиков четности соединены со входами нервой схемы «И, выХОД которой соеди.нен с первым входом второй схемы «И, второй вход которой соединен с выходом первого регистра задержки, выходы второго регистра задержки и второй схемыthe input of the first delay register and the input of the first parity counter, the output of the registration circuit is connected to the input of the second delay register and the input of the second parity counter, the outputs of both parity counters are connected to the inputs of the NI circuit, the output of which is connected to the first input of the second And, the second input of which is connected to the output of the first delay register, the outputs of the second delay register and the second circuit
«И соединены со входами сумматора по модулю два, 1ВЫХОД которого соединен со ,входом схемы обнаружени ошибок. Это позвол ет исправл ть некоторую часть ошибок, так как нар ду с обычной регистрацией двоичных знаков фиксируютс знаки, значение которых сомнительно (прием с двойной нулевой зоной ).."And connected to the inputs of a modulo-two adder, whose 1 OUTPUT is connected to the input of an error detection circuit. This allows to correct some of the errors, since, along with the usual registration of binary characters, signs whose value is doubtful are fixed (reception with a double zero zone) ..
Если в прин той кодовой комбинации выполн етс проверка на четность, то независимо от числа двоичных знаков, прин тых в нулевой зоне, кодова комбинаци поступает на схему обнаружени ошибок без изменени . Если ,в прин той кодовой комбинации проверка на четность не выполн етс и одновременно зафиксирован только один неуверенно прин тый двоичный знак, то он инвертируетс на противоположное значение. Если в прин той кодовой комбинации лроверка на четность не выполн етс и одновременно зафиксировано нечетное число неуверенно нрин тых двоичных гнакОВ, то эти знаки инвертируютс на противоположное значение. Во .всех других случа х инвертирование двоичных знаков не происходит .If a parity check is performed in the received code combination, then regardless of the number of binary characters received in the zero zone, the code combination is applied to the error detection circuit without change. If, in the received code combination, the parity check is not performed and only one uncertain binary character is fixed at the same time, then it is inverted to the opposite value. If in the received parity code combination the parity check is not executed and at the same time an odd number of unstable binary bits are fixed, then these signs are inverted to the opposite value. In all other cases, the inversion of binary characters does not occur.
Таким образом происходит исправление или части одиночных или части нечетных наиболее веро тных ошибок.Thus, the correction of either parts of single or part of odd most probable errors occurs.
На чертеже приведена блок-схема предлагаемого устройства. На блок-схеме прин ты следующие обозначени :The drawing shows a block diagram of the proposed device. In the block diagram, the following notation is used:
1 - выход дискретного канала св зи;1 - discrete channel output;
2- приемник двоичиых сигналов;2- receiver of binary signals;
3- схема регистрации 3- registration scheme
4- схема ирнема с нулевой зоной; 5; 6- регистры задержки;4- scheme with zero zone; five; 6- delay registers;
7; 8 - счетчики четности9 10 - схемы 7; 8 - parity counters9 10 - schemes
И - сумматор по модулю 2;And - adder modulo 2;
12 - схема обнаружени ошибок.12 is an error detection circuit.
Декодирующее устройство работает следующим образом.The decoding device operates as follows.
С выхода / дискретного канала св зи на приемник 2 поступает последовательность двоичных сигналов, которые после преобразовани подаютс на схемы 3 и 4. Схема 3 регистрации осуществл ет регистрацию сигналов, а схема 4 приема с нулевой Зоной при искажени х сигнала, превышающих некоторую величину , выдает Z-сигналы неуверенного приема .From the output / discrete communication channel, receiver 2 receives a sequence of binary signals, which, after conversion, are fed to circuits 3 and 4. The registration circuit 3 records the signals, and the reception circuit 4 with the zero Zone, with signal distortions exceeding a certain value, produces Z-signals of uncertain reception.
Двоичные знаки с выхода схемы 3 регистрации поступают на регистр 5 задержки и счетчик 7 четности. Z-сигналы с выхода схемы 4 поступают на регистр 6 задержки ,и счетчик 5 четности. Число чеек регистров задержки равно числу разр дов кодовой комбинации. Выход регистра 5 подключен к одному входуThe binary signs from the output of the registration circuit 3 are fed to the delay register 5 and the parity counter 7. Z-signals from the output of circuit 4 are fed to the register 6 delay, and the counter 5 parity. The number of delay register cells is equal to the number of code pattern bits. The output of register 5 is connected to one input
сумматора 11, а выход регистра 6 че,рез схему «И 10 к другому входу сумматора. Счетчиком 7 производитс проверка кодовой комбинации на четность. Счетчик 8 служит дл определени числа Z в прин той кодовой комбинации. По окончании приема кодовой комбинации после опроса счетчик 8 выдает импульс или тогда, когда ,на длине кодовой комбинации заф.икси,рован только один сигнал Z, или когдаadder 11, and the output of the register 6 che, cut the scheme "And 10 to another input of the adder. Counter 7 checks the parity code combination. Counter 8 is used to determine the number Z in the received code pattern. At the end of the reception of a code combination after polling, the counter 8 gives out a pulse, or only when, for the length of the code combination recorded, only one signal Z is given, or when
зафиксировано нечетное число сигналов Z.recorded an odd number of signals Z.
Если после опроса в конце приема кодовой комбинации с выходов обоих счетчиков 7 и S выдаютс импульсы, то схема «И 9 отк|рывает схему «И W на врем списывани данной задержанной комбинации с регистра 5 на первый вход сумматора 11. На другой вход сумматора 11 через схему «И 10 поступают задержанные Z-сигналы. При поступлении Zсигнала сумматор 11 инвертирует (исправл ет ) значение двоичного знака.If, after polling, at the end of the reception of the code combination, the pulses are output from the outputs of both counters 7 and S, the AND 9 circuit opens the AND W circuit for the write-off time of this delayed combination from the register 5 to the first input of the adder 11. To the other input of the adder 11 through the scheme "And 10 received delayed Z-signals. Upon receipt of the Z-signal, the adder 11 inverts (corrects) the value of the binary sign.
Если по окончании приема кодовой комбинации хот бы с одного счетчика 7 или 8 импульс не выдаетс , то схема «И W не открываетс и исправление ошибок не производитс .If at the end of the reception of a code combination at least from one counter 7 or 8, a pulse is not output, then the And W pattern does not open and error correction is not performed.
Таким образом, с помощью описанного устройства в кодовых комбинаци х осуществл етс исправление наиболее веро тных ошибок. Исправл юща способность декодирующегоThus, using the described device in code combinations, the most probable errors are corrected. Decoder fixing power
устройства может регулироватьс изменением ширины нулевой зоны схемы 4.The device can be adjusted by changing the width of the zero zone of the circuit 4.
Предмет изобретени Subject invention
Декодирующее устройство, содержащее приемник двоичных сигналов, соединенный со схемой регистрации, и схему обнаружени ощибок, отличающеес тем, что, с целью повышени достоверности работы устройства, в него введены схема приема с нулевой зоной,A decoding device containing a binary signal receiver connected to a recording circuit and an error detection circuit, characterized in that, in order to increase the reliability of operation of the device, a reception circuit with a zero zone is introduced into it,
два регистра задержки, два счетчика четности, две схемы «И .и сумматор но модулю два, причем выход приемника двоичных сигналов соединен со входом схемы приема с нулевой зоной, выход которой соединен со входом первого регистра задержки и со входом первого счетчика четности, выход схемы регистрации соединен со входом второго регистра задержки и со входом второго счетчика четности, выходы обоих счетчиков четности соединеныtwo delay registers, two parity counters, two circuits “And. and a modulator but two modules, with the output of the binary signal receiver connected to the input of the reception circuit with zero zone, the output of which is connected to the input of the first delay register and the input of the first parity counter, circuit output registration is connected to the input of the second delay register and to the input of the second parity counter, the outputs of both parity counters are connected
со входами первой схемы «И, выход которой соединен с первым входом второй схемы «И, второй вход которой соединен с выходом первого регистра задержки, выходы второго регистра задержки и второй схемы «И соединены со входами сумматора по модулю два, выход которого соединен со схемой обнаружени ошибок.with the inputs of the first circuit "And, the output of which is connected to the first input of the second circuit" And, the second input of which is connected to the output of the first delay register, the outputs of the second delay register and the second circuit "And connected to the inputs of the modulo two, the output of which is connected to the circuit error detection.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1344425A SU377781A1 (en) | 1969-07-07 | 1969-07-07 | DECODER |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1344425A SU377781A1 (en) | 1969-07-07 | 1969-07-07 | DECODER |
Publications (1)
Publication Number | Publication Date |
---|---|
SU377781A1 true SU377781A1 (en) | 1973-04-17 |
Family
ID=20446427
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1344425A SU377781A1 (en) | 1969-07-07 | 1969-07-07 | DECODER |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU377781A1 (en) |
-
1969
- 1969-07-07 SU SU1344425A patent/SU377781A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4447903A (en) | Forward error correction using coding and redundant transmission | |
US4389636A (en) | Encoding/decoding syncronization technique | |
US3831143A (en) | Concatenated burst-trapping codes | |
US3024444A (en) | Error detection by shift register parity system | |
SU377781A1 (en) | DECODER | |
US3349371A (en) | Quaternary decision logic | |
US3500320A (en) | Error correcting means for digital transmission systems | |
US4530094A (en) | Coding for odd error multiplication in digital systems with differential coding | |
US3453593A (en) | Ternary error corrector-error detector method and system | |
SU1252781A1 (en) | Device for transmission and reception of digital information | |
ATE141453T1 (en) | DEVICE FOR RECEIVING DATA | |
SU437237A1 (en) | Method of transmitting binary information in systems with feedback | |
SU1095398A2 (en) | Device for majority decoding of binary codes when thrice repeating of message | |
SU1619408A1 (en) | Device for correcting errors | |
US4998251A (en) | Method of detecting erasures affecting a digital radio link and a receiver system implementing such a method | |
SU1582356A1 (en) | Device for correcting errors in redundant code | |
RU1793553C (en) | Device for transmitting and receiving instructions of speed matching | |
SU1566488A1 (en) | Majority binary code decoder | |
SU1053310A1 (en) | Digital communication system with error correction | |
RU2035123C1 (en) | Device for decoding linear codes | |
KR0166268B1 (en) | Device for generating block synchronizing signal for reed-solomon decoder | |
SU1117848A1 (en) | Binary cyclic code decoder | |
SU1164897A1 (en) | Adaptive device for decoding ternary codes | |
SU179090A1 (en) | DEVICE FORMING SIGIAL ERRORS FOR | |
SU788406A1 (en) | Device for receving discrete information with supervisory feedback |