Claims (3)
Поставленна цель достигаетс тем, что в арифметико-логическом устройстве, содержащем матрицы логических элементов И и группы элементов ИЛИ, причем входы устройства 0 подключены ко входам элементов ИЛИ первой и второй групп, первые группы выходов первой и второй групп элементов ИЛИ соединены с первой и второй группами входов первой матрицы элементов И соответственно, вторые группы выходов первой и второй групп элементов ИЛИ соединены с первой и вто рой группами входов второй матрицы элементов И, выходы третьей матрицы элементов И подключены к выходам устройства , введены два блока коррекции и два лйгических коммутатора, управл ющие входы которых подключены к пер вому, второму и третьему управл ющим входам устройства, выходы первого и второго логических коммутаторов соеди нены с первой и второй группами входов третьей матрицы элементов И соответственно , а входы первого и второго логических коммутаторов подключены к выходам соответственно первой матрицы элементов И, первого блока коррекции и второй матрицы элементов И, второго блока коррекции, входы первого блока коррекции подключены к выходам первых групп первой и второй групп элементов ИЛИ, входы второго блока коррекции подключены к выходам вторых групп первой и второй групп элементов ИЛИ, каждый блок коррекции выполнен на элементах И и И-НЕ, входы которых соединены со входами соот ветствующего разр да блока коррекции а выходы подключены к выходам блока коррекции. На фиг. 1 представлена блок-схема арифметико-логического устройства; на фиг. 2 и фиг. 3 - функциональные схемы отдельных узлов (блоков 1,4,5 и 6,8) арифметико-логического устрой ства по mod 16. Устройство содержит первую 1, вто рую 2 и третью 3 матрицы элементов И первую 4 и вторую 5 группы элементов ИЛИ, первый б и второй 7 логические коммутаторы, первый 8 и второй 9 бло ки коррекции, управл ющие входы логи ческих операций И 10, ИЛИ 11 и арифметической операции 12 сложени . Горизонтальные входы k матрицы 1 подключены к выходным шинам логического коммутатора б, а вертикальные входы р матрицы 1 подключены к выходным ши нам логического коммутатора 7. Вертикальные а и горизонтальные в входные шины матрицы 2 подсоединены через элементы ИЛИ групп 4 и 5 к вход ным шинам устройства. Горизонтальные rt и вертикальные Ь входные шины матрицы 3 через элементы ИЛИ групп 4 и 5 подсоединены также к входным шинам устройства. Выходные шины матрицы 2 подключены к входным шинам логического коммутатора б, выходные шины матрицы 3 подключены к входным шинам логического коммутатора 7. Рассмотрим исходное состо ние и св зи на примере арифметико-логического устройства по mod 16. Входные шины Б (первое число) и Г (второе число) пронумерованы так, что при поступлении первого и второго чисел возбуждаютс те шины первой второй групп элементов ИЛИ, HOMepj:. которых совпадают с конкретными значени ми этих чисел (фиг. 2). Числа по mod 16 принимают значени О, 1, 2, ...,8,9, А, В, С, О, Е, F, Среди этих чисел числа О, 4, 8, С сравнимы с нулем по mod 4. Поэтому в группах элементов ИЛИ 4 и 5 входные шины устройства с номера ии 0,4,8, С объединены в выходные шины а и в„ этих групп соответственно. Числа 1, 5, 9, О сравнимы с единицей по mod 4. Поэтому в группах 4 и 5 входные шины устройства с номерами 1, 5, 9, D объединены в выходные шины а и в этих групп соответственно. Аналогично входные шины устройства с номерами 2, б, А, Е объединены в выходные шины а и в,, групп 4 и 5, и входные шины устройства с номерами 3, 7, В, F - в выходные шины а и в групп 4 и 5. Среди чисел по mod 16 частное от делени чисел 0,1,2,3 на 4, округленное до ближайшего целого в меньшую сторону, равно нулю. Поэтому в .группах 4 и 5 входные шины устройства с номерами 0,1,2,3 объединены в выходные шины otQ и (Ьр этих групп соответственно . Частное от делени чисел 4, 5, б, 7 на 4, округленное до ближайшего целого в меньшую сторону, равно единице. Поэтому в группах 4 и 5 входные шины устройства с номерами 4, 5, б, 7 объединены в выходные шины о: и |Ь этих групп соответственно. Аналогично входные шины устройства с номерами 8, 9, А, В объединены в выходные шины и fbq групп 4 и 5, и входные шины С, О, Е, F устройства объединены в выходные шины и fbn групп 4 и 5. Вертикальные шины а,,, а , а„, а„ группы 4 и шины Вр , в , Вп , в группы 5 подсоединены к вертикальным а, а , а,2, а, и горизонтальным в, в , .Вд,, в входным шинам матрицы 2. Выходные шины ао 0 / . , Сб группы 4 и р r,fb., , (bri , fbn, группы 5 подсоединены к горизонтальным о,, ct ,а Ctj, и вертикальным /Ьд , )Ь |Ьд / fcj . входным шинам матрицы 3. матрицы 2 и.З состо т из шестнадцати элементов И, расположенных по четыре в каждой строке и в каждом столбце. Входы элементов И, расположенных в нулевых строках матриц 2 и 3 подсоединены к Ьо и oL соответственно , в первыхстроках матриц 2 и 3 к шинам в и ct / во вторых строках к шинам в и oi, в третьих строках :к шинам в„ и о,. Аналогично входы . элементов И, расположенных в нулевых столбцах матриц 2 и 3, подсоединены к шинам а и fj , соответственно, в первых столбцах - к шинам а и , во вторых столбцах - к шинам а,, и в третьих столбцах - к шинам а и |iq Все элементы И матрицы 2, сто щие , на диагонали матрицы, формируют одну и ту же функцию (например 2 + О ), поэтому они объеди нены в одну выходную шину матрицы. Число таких диагоналей равно семи, поэтому число выходных шин матрицы 2, также равно семи, и они прону- мерованы через Сд-С и подсоединены к соответствующим входным шинам логи ческого коммутатора б. Аналогично выходные шины матрицы 3 пронумерованы через jSo Sf. подсоединены к соответствующим входам логического коммутатора 7. Логический коммутатор 6 (фиг. 3) на логических элементах ИЛИ 13 - 1 И 14 - 1 описываетс следующими логическими уравнени ми l.0 CoY( CnVC ) е. d ; (d,iVd,j)Vej ( dj )vC e d d5Vd,.C,i.e,v().e, xd., ; ,i . ( d ) V (r V Cg ) . dj. t (() ; K C.d,,; K5 C5- K Ce, d , где. ko , k , . . . , k - функции на соответствующих выходных одноименных шинах kp , k , . . . , k логического коммутатора б; C(j, С , . . ., С, - переменные на соответствующих входных одноименных шинах Сд,С ,...,C логического комму татора 6; d , dj, dn - переменные на входах 10-12, характеризующие логические операции И, ИЛИ, арифметическую oneрацию сложение, соответственно; е, , е. , e,j, е - функции на соответственных выходных одноименных шинах е-, , &rii Si), &l блока 8 коррекции (на логических элементах И 16 ,. 16, И - НЕ 15 , IS), которые при переме ных а , Sif, в , Bf на соответствующих входных одноименных шинах а , aj В;, , BQ блока 8 коррекции равны Г ®2- Г -1 е. - BQ- aj; е , Блок 9 коррекции и логический ком мутатор 7 описываютс аналогичными соответствующими логическими выражени ми . Поэтому выходные шины блока 9 коррекции пронумерованы через f - р. и подключены к соответствующим входным шинам логического коммутатора 7, выходы которого пронумерованы через Рд - Pg и подключены к- соответствующим входным вертикальным шинам матри цы 1. Выходные шины k k логического коммутатора б подключены к соответст вующим входным горизонтальным шинам мaтpицы 1. Входы элементов И, расположенных в нулевой строке и в нулевом столбце матрицы. 1, подсоединены к входным шинам k и Рд матрицы 1, соответственно , в четвертой строке и во втором столбце - к шинам k и Р , в п той строке и в третьем столбце - к шинам k и Pg, в седьмой строке и в четвертом столбце - к шинам k и Р , во второй строке и в п том столбце - к шинам k, и.Р2, в третьей строке и в шестом столбце t, к шинам k,, и Р , в шестой строке и в седьмом столбце к шинам k И Р, (несоответствие между номерами строки матрицы 1 и ее входной горизонтальной шины сделано дл нагл дности и простоты чертежа). Выходы элементов И матрицы 1, соответствующие одной и той же сумме по mod 16, объединены в одну выходную шину. При поступлении первого Б и второго Г чисел возбуждаетс пара входных шин групп 4 и 5 элементов ИЛИ, соответственно , что Приводит к возбуждению пары входных шин матриц 2 и 3. В зависимости от разрешающих потенциалов на шинах 10-12 управлени и пары возбужденных входных шин матриц 2 и 3 возбуждаетс пара входных шин матрицы 1, вследствие чего на выходе устройства формируетс результат . Например, в арифметико-логическом устройстве по mod 16 возбуждены входные шины первого числа Б, равного 5, и второго числа Г, равного б. При возбуждении входной шины б группы 4 элементов ИЛИ возбуждаютс выходные шины а и Сб, этой группы. При возбуж,цении входной шины 5 группы 5 элементов ИЛИ возбуждаютс выходные .ш ны а и (Ь группы 5. Возбуждение этих шин приводит к возбуждению входных шин и в матрицы 2, а, следовательно , выходной шины С- этой матрицы . Кроме того, возбуждаютс входные шины Об и «1 матрицы 3, что приводит к возбуждению еевыходной шины с номером g ij. Если разрешающий потенциал на шине И 10 управлени ., то при возбужденных входных шинах С.,, и Т, соответствующих логических комм:.-таторов б и 7 возбуждены выходные этих бло(ов с номерами kg и Р . .: ждение, таким обравом , передаетс входным шинам k о, и Р матрицы 1. Это ггриводит к возбуждению выходной шикь- матрицы 1 с номером , равным 4. Дейст-Ештельно, 6. 5 4(mod 16) . Если разрешающи потенциал на шине логической операции И;и 11, то при возбужденных входных к;инах С., и соответствующих логическ-х коммутатоов б и 7 будут возбужд: ны выходные шны этих блоков с номерами kj и Ру , Возбуждение, таким образом, передает PJ матрицы 1. с входным ШИНёШ ka и Это приводит к возбуждению выходной шины матрии;ы 1 с номером, равным 7. Действительно, 6:5 7(mod 16). Если разрешающий потенциал на вхо де 12 (арифметическа операци сложе ние), то при возбужденных входных ши нах С« и jj, соответствующих логичес .них коммутаторов 6 и 7 возбуждены вы ходные шины этих логических коммутаторов с номерами k,j, и Р . Возбуждение , таккм образом, передаетс входным kq иPI матрицы 1. Это при водит к возбуждению выходной иины матрицы 1 с номером, равным в. Действительно, 6+5 В(mod 16). Такое построение арифметико-логического устройства отличает предлагаемое устройство от известного по количеству,выполн емых операций. Арифметико-логическое устройство может выполн ть логические операции И, ИЛИ и арифметическую операцию сло жение над числами в системе счислени с основанием . Формула изобретени 1, Арифметико-логическое устройст во, содержащее матрицы элементов И и группы элементов ИЛИ, причем входы устройства подключены ко входам элементов ИЛИ первой и второй групп, пе вые группы выходов первой и второй групп элементов ИЛИ соединены с первой и второй группагли входов первой матрицы элементов И соответственно, вторые группы выходов первой и второй групп элементов ИЛИ соединены с первой и второй группами входов второй матрицы элементов И, выходы трет ей матрицы элементов И подключены к выходам устройства, отличаюл f щ е е с тем, что, с целью расширени функциональных возможностей устройства ,, заключающегос в возможности выполнени логических операций И и ИЛИ, помимо операции суммировани по модулю, в устройство введены два блока коррекции и два логических JCOMмутатора , управл ющие входы которых подключены к первому, второму и третьему управл ющим входам устройства, выходы первого и второго логических коммутаторов соединены с первой и второй группами входов третьей матрицы элементов И соответственно, а входы первого и второго логических коммутаторов подключены к выходам соответственно первой матрицы элементов И, первого блока коррекции и второй матрицы элементов И, второго блока коррекции, входы первого блока коррекции подключены к выходам первых групп первой и второй групп элементов ИЛИ, входы второго блока коррекции подклю-. чены к выходам вторых групп первой и второй групп элементов ИЛИ. 2. Устройство по П. 1, отличающеес тем, что каждый блок коррекции выполнен на элементах И и И-НЕ, входы которых соединены со входами соответствующего разр да блока коррекции, а выходы подключены к выходам блока коррекции. Источники информации, прин тые во внимание при экспертизе 1.Дроздов Е,А. и др. Электронные вычислительные машины единой системы, М,, Машиностроение, с. 214, рис. 6.4. The goal is achieved by the fact that in an arithmetic-logic device containing matrices of logical elements AND and a group of elements OR, the inputs of device 0 are connected to the inputs of the elements OR of the first and second groups, the first groups of outputs of the first and second groups of elements OR are connected to the first and second groups of inputs of the first matrix of elements And, respectively, the second groups of outputs of the first and second groups of elements OR are connected with the first and second groups of inputs of the second matrix of elements And, the outputs of the third matrix of elements AND under Connected to the outputs of the device, two correction blocks and two logical switches are introduced, the control inputs of which are connected to the first, second and third control inputs of the device, the outputs of the first and second logic switches are connected to the first and second groups of inputs of the third matrix of elements And, respectively , and the inputs of the first and second logical switches are connected to the outputs of the first matrix of elements And, the first correction block and the second matrix of And elements, the second correction block, respectively, the inputs of the first block the corrections are connected to the outputs of the first groups of the first and second groups of OR elements, the inputs of the second correction block are connected to the outputs of the second groups of the first and second groups of OR elements, each correction block is made on the AND AND AND NAND elements, whose inputs are connected to the corresponding bit inputs correction block and the outputs are connected to the outputs of the correction block. FIG. 1 is a block diagram of an arithmetic logic unit; in fig. 2 and FIG. 3 - functional diagrams of individual nodes (blocks 1,4,5 and 6,8) of the arithmetic logic unit mod 16. The device contains the first 1, second 2 and third 3 matrixes of the elements AND the first 4 and second 5 groups of elements OR, the first b and second 7 logical switches, the first 8 and second 9 correction blocks, the control inputs of the logical operations AND 10, OR 11 and the arithmetic operation 12 of addition. The horizontal inputs k of matrix 1 are connected to the output buses of the logic switch b, and the vertical inputs p of matrix 1 are connected to the output buses of the logical switch 7. Vertical a and horizontal to the input buses of matrix 2 are connected via the elements of the OR groups 4 and 5 to the device input buses . Horizontal rt and vertical b input bus matrix 3 through the elements of OR groups 4 and 5 are also connected to the input bus of the device. The output buses of matrix 2 are connected to the input buses of the logical switch b, the output buses of matrix 3 are connected to the input buses of the logical switch 7. Consider the initial state and communication using the example of an arithmetic logic unit modulo 16. Input buses B (first number) and G (the second number) are numbered in such a way that when the first and second numbers arrive, the tires of the first second groups of elements OR, HOMepj: are excited. which coincide with the specific values of these numbers (Fig. 2). The numbers mod 16 take the values O, 1, 2, ..., 8.9, A, B, C, O, E, F. Among these numbers the numbers O, 4, 8, C are comparable with zero mod 4. Therefore, in the groups of elements OR 4 and 5, the input busses of the device from the number are i, 0, 8, 8, C are combined into the output buses a and into „these groups, respectively. The numbers 1, 5, 9, O are comparable with the unit mod 4. Therefore, in groups 4 and 5, the input buses of the device with numbers 1, 5, 9, D are combined into output buses a and in these groups, respectively. Similarly, the input buses of the device with numbers 2, b, A, E are combined into the output buses a and in, groups 4 and 5, and the input buses of the device with numbers 3, 7, B, F - into the output buses a and in groups 4 and 5. Among the numbers mod 16, the fraction of the numbers 0,1,2,3 divided by 4, rounded down to the nearest integer, is zero. Therefore, in groups 4 and 5, the input buses of the device with the numbers 0,1,2,3 are combined into the output buses otQ and (Lp of these groups, respectively. The dividing number of 4, 5, 6, 4 by rounded to the nearest integer therefore, in groups 4 and 5, the input buses of the device with numbers 4, 5, b, 7 are combined into output buses O: and | b of these groups, respectively. Similarly, the input buses of device 8, 9, A, B combined into output buses and fbq groups 4 and 5, and input buses C, O, E, F devices combined into output buses and fbn groups 4 and 5. Vertical tires a ,,, a, a „, a„ group 4 and tires BP, B, B, B, Groups 5 are connected to vertical a, a, a, 2, a, and horizontal B, B, B, A, A, and input buses of the matrix 2. The output busbars ao 0 /., Sat of group 4 and p r, fb.,, (Bri, fbn, group 5 are connected to horizontal o, ct, and Ctj, and vertical / b,) b | b / fcj. the input buses of the matrix 3. The matrix 2 and. The 3 consists of sixteen AND elements, arranged four in each row and in each column. The inputs of the elements And located in the zero rows of matrices 2 and 3 are connected to bo and oL, respectively, in the first lines of matrices 2 and 3 to the tires in and ct / in the second lines to the tires in and oi, in the third lines: to the tires in „and o , Similarly, the inputs. elements And, located in the zero columns of matrices 2 and 3, are connected to tires a and fj, respectively, in the first columns to tires a and, in the second columns to tires a, and in the third columns to tires a and | iq All elements and matrices 2, standing on the diagonal of the matrix, form the same function (for example, 2 + O), so they are combined into one output bus of the matrix. The number of such diagonals is seven, therefore the number of output buses of matrix 2 is also seven, and they are numbered through Cd-C and connected to the corresponding input buses of the logical switch b. Similarly, the output buses of matrix 3 are numbered via jSo Sf. connected to the corresponding inputs of the logic switch 7. Logical switch 6 (FIG. 3) on OR 13-1 and 14-1 logic elements is described by the following logical equations l.0 CoY (CnVC) e. d; (d, iVd, j) Vej (dj) vC e d d5Vd, .C, i.e, v (). e, xd.,; i. (d) V (r V Cg). dj. t ((); K Cd ,,; K5 C5- K Ce, d, where. ko, k,..., k are functions on the corresponding output buses of the same name, kp, k, ..., k, of the logical switch b; C (j, C,..., C, are variables on the corresponding input buses of the same name Cd, C, ..., C of logic switch 6; d, dj, dn are variables on inputs 10-12, characterizing the logical operations I, OR, arithmetic oneration addition, respectively; e, e., E, j, e - functions on the respective output buses of the same name e-, & rii Si), & l block 8 of the correction (on the logical elements And 16,. 16, AND - NOT 15, IS), which with the variables a, Sif, в, Bf on s The corresponding input buses of the same name a, aj B ;,, BQ of correction block 8 are equal to Г ®2- Г -1 е. - BQ-aj; е, Correction block 9 and logic switch 7 are described by similar corresponding logical expressions. Therefore, output buses Correction unit 9 is numbered through f - r. and connected to the corresponding input buses of the logic switch 7, whose outputs are numbered through RD - Pg and connected to the corresponding input vertical buses of the matrix 1. Output buses kk of the logical switch b are connected to the corresponding input g rizontalnym matpitsy tire 1. The inputs of AND gates located at the zero row and zeroth column of the matrix. 1, are connected to the input buses k and Pd of the matrix 1, respectively, in the fourth row and in the second column - to tires k and P, in the fifth row and in the third column - to tires k and Pg, in the seventh row and in the fourth column - to tires k and P, in the second row and in the fifth column - to tires k, i.P2, in the third row and in the sixth column t, to tires k ,, and P, in the sixth row and in the seventh column to tires k and P, (the discrepancy between the row numbers of the matrix 1 and its input horizontal bus is made for conciseness and simplicity of the drawing). The outputs of the elements And the matrix 1, corresponding to the same sum mod 16, combined into one output bus. Upon receipt of the first B and second G numbers, a pair of input buses of groups 4 and 5 of the OR elements is excited, respectively, which leads to the excitation of a pair of input buses of matrices 2 and 3. Depending on the enabling potentials on control buses 10–12 and a pair of excited input buses of matrices 2 and 3, a pair of input busbars of the matrix 1 is excited, with the result that a result is formed at the output of the device. For example, in an arithmetic logic unit mod 16, the input buses of the first B number, equal to 5, and the second number of G, equal to b, are excited. Upon excitation of the input bus b of group 4 of the elements OR, the output buses a and Sat of this group are excited. When the input tire 5 of group 5 of the elements OR is excited, the output a and (b of group 5) are excited. The excitation of these tires leads to the excitation of the input tires in matrix 2, and, consequently, the output tire C of this matrix. The input buses O and «1 of matrix 3 are excited, which leads to the excitation of the output bus with the number g ij. If the permissive potential on the control bus I 10., then with the input lines С. and T that are excited, the corresponding logic comm: .- b and 7, the output of these blocs is excited (s with the numbers kg and P.): waiting, this way, It is assigned to the input buses k о, and the P matrix 1. This causes the output matrix 1 to be excited with a number equal to 4. Acting-Eshtelno, 6. 5 4 (mod 16). If the resolving potential on the bus is logical operation AND; and 11 , then with excited input terminals; S. inahs, and the corresponding logical commutators b and 7 will be excited: we are output buses of these blocks with numbers kj and Py, Excitation, thus, transmits PJ matrix 1. with input SYNESH ka and This leads to the excitation of the output bus matrix; s 1 with the number equal to 7. Indeed, 6: 5 7 (mod 16). If the resolving potential at input 12 (arithmetic addition), then with excited input buses C «and jj, corresponding to logical switches 6 and 7, the output buses of these logic switches with the numbers k, j, and P are excited. Excitation is also transmitted by the input kq and PI of matrix 1. This leads to the excitation of the output matrix of matrix 1 with the number equal to c. Indeed, 6 + 5 V (mod 16). Such a construction of an arithmetic logic unit distinguishes the proposed device from the known one in terms of the number of performed operations. An arithmetic logic unit can perform AND and OR logical operations and an arithmetic operation on a number in a number system with a base. Claim 1, an arithmetic logic unit containing matrices of AND elements and groups of OR elements, with device inputs connected to the inputs of the OR elements of the first and second groups, the first groups of outputs of the first and second groups of OR elements matrixes of elements AND, respectively, the second groups of outputs of the first and second groups of elements OR are connected to the first and second groups of inputs of the second matrix of elements AND, the outputs of the third matrix of elements AND are connected to the outputs of the device, from It is also due to the fact that, in order to expand the functionality of the device, consisting in the possibility of performing logical operations AND and OR, in addition to the modulo operation, two correction blocks and two logical JCOM switches, whose control inputs are connected the first, second and third control inputs of the device, the outputs of the first and second logical switches are connected to the first and second groups of inputs of the third matrix of elements And, respectively, and the inputs of the first and second logical switches are connected to the outputs, respectively, of the first matrix of elements And, the first correction unit and the second matrix of elements AND, the second correction unit, the inputs of the first correction unit are connected to the outputs of the first groups of the first and second groups of elements OR, the inputs of the second correction unit are connected. to the outputs of the second groups of the first and second groups of elements OR. 2. The device according to claim 1, characterized in that each correction block is made on the elements AND AND AND-NOT, whose inputs are connected to the inputs of the corresponding bit of the correction block, and the outputs are connected to the outputs of the correction block. Sources of information taken into account in the examination 1. Drozdov E, A. et al. Electronic computers of a unified system, M, Mashinostroenie, p. 214, fig. 6.4.
2.Процессор ЕС-1020. Под ред. А.Ларионова, М., Статистика, 1975, с. 68, рис. 6.1. 2. The EU-1020 processor. Ed. A. Larionov, M., Statistics, 1975, p. 68, fig. 6.1.
3.Авторское свидетельство СССР № 352276, кл. G 06 F 7/50, 1970 (прототип).3. USSR author's certificate number 352276, cl. G 06 F 7/50, 1970 (prototype).
ОЧбС 159Д 2Ш S7BF tfSff ОЧбС 159Д 2Ш S7BF tfSff
(Put. i.(Put. I.