(54) ДЕШИФРИРУЮЩЕЕ УСТРОЙСТВО(54) SPECIFICATION DEVICE
Изобретение относитс к области вычислительной техники и может быть использовано в качестве формировател многоразр дного адресного пол при обра щении к устройствам оперативной посто нной и перепрограммируемой пам ти. Известны дешиЛрирующие устройства, содержащие основнрй дешифратор, дешиф ратор наращиваемых разр дов, блок, элементов 2И-НЕ и инверторы 1, Недостатком этого устройства вл етс невозможность получени выходных сигналов в требуемых, произвольно выбранных и временных окнах в пределах всей зоны дешигбрации. Цель изобретени - расширение функ циональных возможностей. С этой целью в дшиифрируюгчее уст ройство , содержащее основной дешифратор , первые входы которого соединены с первыми информационными шинами, вторые входы - с шиной синхронизации, а выходы - с выходными шинами, дешифратор наращиваемых разр дов, входы которого подключены ко вторым информационным шинам, а выходил - к первым входам блока элементов 2И-НЕ, введены дешифратор кода управлени , д€а1Шфратор временных групп, элемент ИЛИ и резистор, причем входы дешифратора кода управлени соединены со вторыми ингЪормационными шинами, а выходы - со вторыми входами блока элементов 2И-НЕ выходы которого через элемент ИЛИ подключены к резистору и первому входу деа1И)ратора временных групп, при этом вторые входы последнего соединены с входными шинами устройства, а выходы - с третьими входами основного дешифратора . . На чертеже представлена функциональна схема устройства. В устройство входит дешиЛратор 1, соединенный с дешифратором 2 временных групп, блок элементов 2И-НЕ 3, элемент ИЛИ 4, дешифратор 5 HapaiUJSваемых разр дов, дешифратор 6 кода управлени , резистор 7, информационные шины 8 и 9, входные шины 10, выходные шины 11 и шина 12 синхрони3 ации. Устройство работает следуготкм образом . С информационных шин 9 устройства на входы дешифратора 6 кода управлени поступают соответственно 1-5 разр ды кода управлени . В зависимости от установленного значени кода управлени на шинах 9 устройства на одном из выходов дешифратора 6 кодаThe invention relates to the field of computer technology and can be used as a generator of a multi-bit addressable field when referring to devices of a permanent and reprogrammable memory. Descaling devices are known that contain a basic decoder, a scalable bits decoder, a block, elements 2I-NOT and inverters 1. A disadvantage of this device is the impossibility of obtaining output signals in the required, randomly selected and time windows within the entire decryption zone. The purpose of the invention is the expansion of functional capabilities. For this purpose, in a wider device, containing the main decoder, the first inputs of which are connected to the first information buses, the second inputs are connected to the synchronization bus, and the outputs are connected to output buses, the extensible decoder of the outputs, which inputs are connected to the second information bus, and - to the first inputs of the block of elements 2И-NOT, a control code decoder was entered, the time groups, an OR element and a resistor, the inputs of the code decoder are connected to the second input buses, and the outputs are the second inputs of the 2I-NOT unit block whose outputs through the OR element are connected to the resistor and the first input of the temporary groups, the second inputs of the latter are connected to the input buses of the device, and the outputs to the third inputs of the main decoder. . The drawing shows the functional diagram of the device. The device includes a decoder 1 connected to a decoder of 2 time groups, a block of elements 2И-НЕ 3, an element OR 4, a decoder 5 HapaiUJS of bits, a decoder 6 control code, a resistor 7, information buses 8 and 9, input buses 10, output buses 11 and bus 12 synchronization. The device works in the same way. From the information buses 9 of the device, 1 to 5 bits of the control code are received at the inputs of the decoder 6 of the control code. Depending on the set value of the control code on the tires 9 of the device at one of the outputs of the decoder 6 code
управлени , устанавливаетс положительное напр жение, которое поступает на один из входов блока элементов 2И-НЕ 3 и подготавливает один из них к включению, с информационных шин 9 устройства на входы дешифратора 5 наращиваемых разр дов поступают соответственно 7-14 разр ды информационного кода, Совпадение сигнала с выхода дешифраторе 5 HapauiiHBaei iix разр дов.на одном из элементов блока элементов 2И-НЕ 3, вход которого подготовлен к включению соответствующим сигналом с выхода дешифратора 6 кода управлени , приводит к по влению на выходе временного стробирукицего импульса . Выходные сигналы с блока элементов 2И-НЕ объединены элементом ИЛИ 4, Ьыходной сигнал с резистора 7 поступает на вход стробируемого дешифратора 2 временных групп, на другие входы которого с входных шин 10 поступают 5-6 информационные разр ды в двоичном коде. Продешифрированные сигнгшы с его выходов с длительность равной половине периода п того двоичного разр да информации, поочередного во времени подаютс соответственно на входы основного дешифратора 1, на другие входы которого с инЛормационных шин 8 поступает информаци в двоичном коде, синхронизирующий сигнал поступает на ши у 12, С выходных шин 11 основного д«ии ратора 1 сигналы положительной пол рности с длительностью, равной длительности импульса синхронизации, поступают на выход устройства.control, a positive voltage is established, which is fed to one of the inputs of the block of elements 2И-НЕ 3 and prepares one of them for inclusion, from the information bus 9 of the device to the inputs of the decoder 5 of the incremental bits are received respectively 7-14 bits of the information code, Coincidence the signal from the output of the decoder 5 Hapauii HBaei iix bits. on one of the elements of the block of elements 2И-НЕ 3, whose input is prepared for inclusion by a corresponding signal from the output of the decoder 6 control code, leads to the appearance of a time strobirukitsego th pulse. The output signals from the 2I-NOT unit are combined by the OR 4 element, the output signal from the resistor 7 is fed to the input of the gated decoder of 2 time groups, to the other inputs of which from the input bus 10 5-6 data bits in the binary code are received. The decrypted siggs from its outputs with a duration equal to half the period of the fifth binary information, alternately in time, are respectively fed to the inputs of the main decoder 1, to the other inputs of which information in binary tires 8 receives information in binary code, the synchronizing signal arrives at shi y 12, From the output buses 11 of the main dI and on the rator 1, the signals of positive polarity with a duration equal to the duration of the synchronization pulse arrive at the output of the device.
Введение дополнительных дешифраторов 2 и 6 в предлагаемое устройство и элемента ИЛИ позвол ет расширить зону дешифрации до 2 при сокращении номенклатуры и количества элементов.The introduction of additional decoders 2 and 6 into the proposed device and the OR element allows the decoding zone to be expanded to 2 while reducing the nomenclature and number of elements.