SU1605311A1 - Binary code decoder - Google Patents
Binary code decoder Download PDFInfo
- Publication number
- SU1605311A1 SU1605311A1 SU884394668A SU4394668A SU1605311A1 SU 1605311 A1 SU1605311 A1 SU 1605311A1 SU 884394668 A SU884394668 A SU 884394668A SU 4394668 A SU4394668 A SU 4394668A SU 1605311 A1 SU1605311 A1 SU 1605311A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- block
- input
- output
- self
- outputs
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
Изобретение относитс к автоматике и может найти применение в качестве внешнего информационного канала цифровых устройств. Изобретение обеспечивает дешифрацию последовательности двоичных кодов, за счет чего расшир етс область применени устройства. Устройство содержит блок 1 дешифраторов , P элементов ИЛИ 2, где P*981, самообнул емых блоков 3 пам ти, каждый из которых содержит триггер 4 и элемент 5 задержки. 1 з.п. ф-лы, 1 ил.The invention relates to automation and can be used as an external information channel of digital devices. The invention provides decryption of a sequence of binary codes, thereby expanding the field of application of the device. The device contains a block 1 of decoders, P elements OR 2, where P * 981, self-locking memory blocks 3, each of which contains a trigger 4 and a delay element 5. 1 hp f-ly, 1 ill.
Description
(Л(L
OiOi
оabout
елate
соwith
Нзобретение относитс к автоматике и может найти примечание в качестве внешнего информационного канала цифровых устройств,The invention relates to automation and may find a note as an external information channel of digital devices,
Целью изобретени вл етс расширение области применени устройства за счет обеспечени дешифрации последовательности двоичных кодов.The aim of the invention is to expand the field of application of the device by providing decryption of a sequence of binary codes.
На чертеже представлена функцио- нальна схема устройства дл случа конкретного выполнени .The drawing shows the functional diagram of the device for a particular implementation.
Устройство дл дешифрации двоичного кода содержит блок 1 дешифраторов Р элементов ИЛИ 2, где Р 1, Р са- мообнул емых блоков 3 пам ти.The device for decoding a binary code contains a block 1 of decoders of P elements OR 2, where P 1, P are self-removable memory blocks 3.
Самообнул емый блок 3 пам ти выполнен на триггере 4 и элементе 5 задержки .The self-locking memory block 3 is made on trigger 4 and delay element 5.
На чертеже, позици ми 6-8 обозна чены соответственно вход устройства, первые и второй выходы устройства.In the drawing, positions 6-8 denote the device input, the first and second device outputs, respectively.
Устройство работает следующим образом .The device works as follows.
При поступлении последовательное- ти (алфавитно-цифрового слова, сообщени ) длиной Р 1 двоичных знаков в параллельном коде на информационные входы 6 устройства, на соответствующих выходах блока 1 по вл ютс им- пульсные сигналы (логический О). Если на соответствующем выходе блока 1, к которому подключен первьй блок 3, по вл етс импульсньй сигнал от конкретного знака, то на-выходе бло- ка 3 по вл етс сигнал логического о, которьй поступает соответственно на вх;од элемента 2. При по влении следующего импульсного сигнала на другом соответствующем выходе блока 1, К которому подключен вторым входом элемент 2, на выкоде последнего устанавливаетс сигнал логического.When a sequence (alphanumeric word, message) of length P 1 of binary characters in parallel code arrives at the information inputs 6 of the device, pulse signals (logical O) appear on the corresponding outputs of block 1. If at the corresponding output of block 1, to which the first block 3 is connected, there appears a pulse signal from a specific sign, then on the output of block 3 there appears a signal of logical o, which arrives respectively at input, one of element 2. At The next pulse signal at the other corresponding output of block 1, to which element 2 is connected by the second input, establishes a logical signal at the output of the latter.
О, который записываетс во второй блок 3 и т.д.O, which is recorded in the second block 3, etc.
Через устанавливаемое врем после записи блоки 3 поочередно самообнул ютс , т.е. на выходах блоков 3 устанавливаютс логические 1.At a set time after recording, the blocks 3 alternate in turn, i.e. at the outputs of blocks 3 logical 1 are set.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884394668A SU1605311A1 (en) | 1988-03-18 | 1988-03-18 | Binary code decoder |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884394668A SU1605311A1 (en) | 1988-03-18 | 1988-03-18 | Binary code decoder |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1605311A1 true SU1605311A1 (en) | 1990-11-07 |
Family
ID=21362232
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884394668A SU1605311A1 (en) | 1988-03-18 | 1988-03-18 | Binary code decoder |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1605311A1 (en) |
-
1988
- 1988-03-18 SU SU884394668A patent/SU1605311A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1305871, кл. Н 03 М 7/22, 1986. Данилов Р.В. Применение интегральных микросхем в электронной вычислительной технике. - М.: Радио и св зь, 1986, с.116, рис. 5.64. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1345488A (en) | Memory system | |
KR910007130A (en) | Programmable logic elements and logic blocks for them and methods of defining their functions | |
KR850003610A (en) | Semiconductor memory device | |
US4535320A (en) | Method and apparatus for digital Huffman decoding | |
KR900701101A (en) | Variable-length encoded data decoding device | |
KR930011453A (en) | Vitaby decoding device | |
KR910002191A (en) | Dial signal generator for dial pulse signal and dual tone multi-frequency signal generation | |
SU1605311A1 (en) | Binary code decoder | |
KR940017121A (en) | Variable length code decoding device | |
JPS6126853B2 (en) | ||
SU1439749A1 (en) | Device for encoding digital information | |
SU1536511A1 (en) | Device for decoding codes with minimum redundancy | |
GB929502A (en) | Decoder for a load sharing matrix switch | |
SU1091164A1 (en) | Device for serial separating of ones from binary code | |
SU809565A1 (en) | Decoding device | |
SU847509A1 (en) | Decoder | |
SU1730726A1 (en) | Pulse-position code decoder | |
RU1827718C (en) | Decoder of pulse-time codes | |
SU1179373A1 (en) | Device for calculating union of sets | |
KR900015474A (en) | Digital data expansion method and data expansion circuit | |
SU1554021A1 (en) | Device for correction of signal recording digit information | |
SU1741268A1 (en) | Decoder of serial binary code with intervals of format (2,7) bounded length | |
SU653743A1 (en) | Decoder | |
SU1642526A1 (en) | Data shifting and conversion device | |
SU1427577A1 (en) | Device for reducing fibonacci codes to minimal form |