SU800991A1 - Device for subtracting from binary number of permanent code,equal to two - Google Patents
Device for subtracting from binary number of permanent code,equal to two Download PDFInfo
- Publication number
- SU800991A1 SU800991A1 SU792737303A SU2737303A SU800991A1 SU 800991 A1 SU800991 A1 SU 800991A1 SU 792737303 A SU792737303 A SU 792737303A SU 2737303 A SU2737303 A SU 2737303A SU 800991 A1 SU800991 A1 SU 800991A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- subtracting
- input
- binary number
- equal
- bit
- Prior art date
Links
Landscapes
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Description
1one
Изобретение относитс к вычислительной технике и может быть использовано в системах формировани кодовThe invention relates to computing and can be used in code generation systems.
Известно устройство дл вычитани двориных чисел, содержащее регистры первого и второго числа, элементы НЕ И, ИЛИ, цепи переноса 1 .A device for subtracting yard numbers is known, containing registers of the first and second numbers, elements NOT AND, OR, transfer chain 1.
Недостатком этого устройства вл етс конструктивна сложность при вычитании из двоичного числа посто нного кода.A disadvantage of this device is the constructive difficulty in subtracting a constant code from a binary number.
Наиболее близким по технической сущности к предлагаемому вл етс устройство дл вычитани ,содержащее триггеры приема первого и второго чисел,схемы сравнени , элементы равнозначности, ИЛИ, НЕ и И. В ре- зультате поразр дного сравнени в следующий разр д из предыдущего разр да вырабатываетс сигнал, который воздействует на изменение состо ни триггеров Г2.The closest in technical essence to the present invention is a subtraction device containing triggers for receiving the first and second numbers, a comparison circuit, elements of equivalence, OR, NOT and I. As a result, a bit comparison in the next bit from the previous bit produces a signal which affects the change of state of the G2 flip-flops.
Недостатком этого устройства вл етс конструктивна сложность, обусловленна наличием схемы поразр дного сравнени уменьшаемого и вычитаемого.The disadvantage of this device is the constructive complexity, due to the presence of a bitwise comparison and subtractable comparison circuit.
Цель изобретени - упрощение устройства дл вычитани из двоичного числа посто нного кода равного двум.The purpose of the invention is to simplify a device for subtracting from a binary number a constant code of two.
Поставленна цель достигаетс тем, что в устройстве дл вычитани из двоичного числа посто нного кода равного двум, содержащее элементы ИЛИ, НЕ и равнозначности, вход первого разр да устройства вл етс первым выходом устройства, вход второго разр да устройства соединен со входом элемента НЕ, выход которого The goal is achieved by the fact that in a device for subtracting from a binary number a constant code equal to two, containing the elements OR, NOT and equivalence, the input of the first bit of the device is the first output of the device, the input of the second bit of the device is connected to the input of the element NO, the output whom
0 вл етс вторым выходом устройства, вход второго разр да устройства соединен с первым входом первого элемента равнозначности, второй вход которого вл етс входом третьего разр да устройства и соединен с одним из входов первого элемента ИЛИ, другой вход которого вл етс входом второго разр да устройства, выход первого элемента ИЛИ соединен с первым 0 is the second output of the device, the input of the second bit of the device is connected to the first input of the first equivalence element, the second input of which is the input of the third bit of the device and connected to one of the inputs of the first OR element, the other input of which is the input of the second bit of the device , the output of the first element OR is connected to the first
0 входом второго элемента равнозначности ,, второй вход которого вл етс входом четвертого разр да устройства, выход первого элемента ИЛИ соединен с одним из входов второго элемента 0 the input of the second element of equivalence, the second input of which is the input of the fourth bit of the device, the output of the first element OR is connected to one of the inputs of the second element
5 ИЛИ, другой вход которого вл етс входом четвертого разр да устройства, выход второго элемента ИЛИ соединен с первым входом третьего элемента равнозначности, второй вход которого 5 OR, the other input of which is the input of the fourth bit of the device, the output of the second OR element is connected to the first input of the third equivalence element, the second input of which
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU792737303A SU800991A1 (en) | 1979-03-15 | 1979-03-15 | Device for subtracting from binary number of permanent code,equal to two |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU792737303A SU800991A1 (en) | 1979-03-15 | 1979-03-15 | Device for subtracting from binary number of permanent code,equal to two |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU800991A1 true SU800991A1 (en) | 1981-01-30 |
Family
ID=20815488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU792737303A SU800991A1 (en) | 1979-03-15 | 1979-03-15 | Device for subtracting from binary number of permanent code,equal to two |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU800991A1 (en) |
-
1979
- 1979-03-15 SU SU792737303A patent/SU800991A1/en active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5284938A (en) | Logic circuit | |
| SU800991A1 (en) | Device for subtracting from binary number of permanent code,equal to two | |
| JPS5319732A (en) | Pseudo-random number sequence generator | |
| JPS5320833A (en) | Absolute value arithmetic circuit | |
| JPS5351936A (en) | High speed addition circuit | |
| JPS539450A (en) | Primary digital overall areas passing circuit | |
| NL7603498A (en) | INPUT LEVEL INDICATOR CIRCUIT. | |
| GB965749A (en) | Improvements relating to devices for dividing numbers | |
| JPS5299031A (en) | Three value input detecting circuit | |
| JPS5455141A (en) | Diagnosing shift circuit | |
| JPS57202153A (en) | Pattern detecting circuit | |
| SU364089A1 (en) | UNION h; ~~:; - ;: • -; '- • h / yy ^ -' ^^ tm / ^ s. ; : L: ;; - y '^; - ^ l; ^:' ^ "C ^ .h ^^ hi | |
| SU746505A2 (en) | Device for raising binary numbers to the third power | |
| SU398947A1 (en) | DEVICE FOR | |
| SU429431A1 (en) | INTEGRATOR | |
| SU546878A1 (en) | Inkjet shift register | |
| SU480188A1 (en) | Voltage converter to code | |
| SU666642A1 (en) | Decoder | |
| SU682907A2 (en) | Frequency-pulse multiplying and dividing device | |
| SU602940A1 (en) | Number comparing arrangement | |
| JPS52104909A (en) | Electronic musical instrument | |
| SU556500A1 (en) | Memory register for shift register | |
| SU890394A1 (en) | Priority unit | |
| SU661547A1 (en) | Number comparing device | |
| JPS5629892A (en) | Clear control circuit |