SU786034A1 - Discrete synchronization device - Google Patents
Discrete synchronization device Download PDFInfo
- Publication number
- SU786034A1 SU786034A1 SU792717168A SU2717168A SU786034A1 SU 786034 A1 SU786034 A1 SU 786034A1 SU 792717168 A SU792717168 A SU 792717168A SU 2717168 A SU2717168 A SU 2717168A SU 786034 A1 SU786034 A1 SU 786034A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- inputs
- register
- divider
- Prior art date
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Description
1one
Изобретение-относитс к технике св зи, а именно к технике передачи дискретных данных и может быть использовано в устройствах автоматической подстройки частоты дл обеспечени синхронной работы в системах передачи-приема дискретной информации.The invention relates to a communication technique, in particular, to a technique for transmitting discrete data and can be used in automatic frequency control devices to ensure synchronous operation in systems for transmitting and receiving discrete information.
Известно дискретное устройство синхронизации, содержащее блок выделени фронтов и последовательно соединенные задающий генератор, блок управлени и управл емый делитель ij.A discrete synchronization device is known, comprising a edge extraction unit and a serially connected master oscillator, a control unit and a controllable divider ij.
Однако такое устройство обладает малым частотным диапазоном синхронизации и не обеспечивает выполнени услови синхронизации при приеме сигналов большой скважности. However, such a device has a small frequency band of synchronization and does not ensure that the synchronization condition is met when receiving signals of a high duty cycle.
-Целью изобретени вл етс расшиоение частотного диапазона- The purpose of the invention is to expand the frequency range.
Дл этого в дискретное устройство синхронизации, содержащее блок выделени фронтов и последовательно соединенные задающий генератор, блок управлени , управл емый делитель, введены регистр задержки, регистр пам ти, сумматор, элементы ИЛИ, И, ИЛИ-НЕ, .коммутатор и дешифратор, выход которого через последовательно соединенные регистр задержки,элементы И и ИЛИ-НЕ подключен к другому входу блока управлени . Выходблока выделени фронтов подключен .к первому входу регистра пам ти и соответственно через коммутатор и через элемент ИЛИ к соответствующим входам управл емого делител , выход которого подключен к входам деишфратора. Выходы регистра пам ти подключеныTo do this, a discrete synchronization device containing a frontalization block and a serially connected master oscillator, a control unit, a controlled divider, a delay register, a memory register, an adder, and OR, AND, OR, NOT, switch and decoder elements are entered, whose output through the serially connected delay register, AND and OR-NOT elements are connected to another input of the control unit. The output of the edge selection block is connected to the first input of the memory register and, accordingly, through the switch and via the OR element to the corresponding inputs of the controlled divider, the output of which is connected to the inputs of the deshifter. Memory register outputs connected
10 ко входам сумматора, первый выход которого подключен к другому входу элемента И, а вторые выходы - к вторым входам регистра пам ти, третий вход которого соединен с вторым дом элемента ИЛИ-НЕ, другим входом элемента ИЛИ и другим выходом регистра задержки, второй вход которого соединен с выходом задающего генератора и входом блока выделени фронтов, выход которого подключен к10 to the inputs of the adder, the first output of which is connected to another input of the AND element, and the second outputs to the second inputs of the memory register, the third input of which is connected to the second home of the OR-NOT element, another input of the OR element and another output of the delay register, the second input which is connected to the output of the master oscillator and the input of the edge selection block, the output of which is connected to
третьему входу элемента ИЛИ-НЕ. Другие входы сумматора и коммутатора объединены.the third input element OR NOT. Other inputs of the adder and switch combined.
На чертеже приведена функциональ2$ на электрическа схема предложенного устройства..The drawing shows the functional $ 2 on the electrical circuit of the proposed device ..
Устройство содержит блок вьаделени фронтов 1, задающий генератор 2, блок управлени 3, управл емый дели3Q тель 4, регистр задержки 5, регистрThe device contains a block of fronts 1, a master oscillator 2, a control block 3, a controlled divider 4, a delay register 5, a register
Пам ти Ь, сумматор 7, элементы ИЛИ, И и H7IH-HE, 8, 9 и 10, коммутатор 11 и дешифратор 12.Memory b, adder 7, elements OR, AND and H7IH-HE, 8, 9, and 10, switch 11 and decoder 12.
Устройство работает следующим образом .The device works as follows.
На входных шинах устанавливаетс двоичный код периода тактовой последовательности входной информации. Разр ды 1... It подключены к одноименным входам В сумматора 7, остальные разр ды через одноименные входы К коммутатора 11 с последующей инверсией подключены к информационным входам делител 4, а через входы В коммутатора 11 эти же разр ды подключены со сдвигом на один разр д в сторону младшего.On the input buses, the binary code of the clock sequence of the input information is set. The bits 1 ... It is connected to the same inputs B of the adder 7, the remaining bits through the same inputs of the switch 11 with the subsequent inversion are connected to the information inputs of the divider 4, and through the inputs B of the switch 11 the same bits are connected with a shift by one bit d in the direction of the younger.
Входной сигнал с выхода приемника поступает в блок выделени фронто вThe input signal from the receiver output enters the selection fronto block in
I,где осуи ествл етс прив зка информации к частоте генератора 2, В блоке выделени фронтов 1 формируютс импульсы длительностью, равной периоду импульсов генератора 2, и соответствующие переднему и заднему фронтам посылок принимаемого сигнала. Каждый импульс с блока выделени фронтов 1 поступает на вход V коммутатора 11 и производит на врем действи переключение величины установленного кода на шинах ( k. + 1) . . .h . При этом на выходе коммутатора 11 устанавливаетс инверсный код половинного значени периода тактовой последовательности входной информации . Этот же импульс сбрасывает в нуль регистр пам ти б и через элемент ИЛИ 8 записывает в делитель 4, установленный на выходе коммутатораI, where the information is tied to the frequency of the oscillator 2, In the selection unit of the fronts 1, pulses of duration equal to the period of the pulses of the oscillator 2 and corresponding to the front and rear edges of the received signal are formed. Each pulse from the edge selection unit 1 is fed to the input V of the switch 11 and, for the duration of the action, switches the value of the set code on the tires (k. + 1). . .h. At the same time, the output of the switch 11 is set to the inverse code of the half value of the period of the clock sequence of input information. The same pulse resets memory register b to zero and, through the element OR 8, writes to divider 4 set at the switch output
II,код. Одновременно этот же импульс через элемент ИЛИ-НЕ 10 поступает на блок управлени 3, где производитс исключение одного импульса генератора 2 на входе делител 4. Таким образом, в делителе 4 устанавливаетс код, равный разности емкости делител 4 и инверсного кода половинного значени периода. Далее подсчитываетс количество поступающих эталонных импульсов и при достижении в делителе 4 значени кода,равного 11...101 на дешифраторе 12 вырабатываетс импульс, который с выхода дешифратора 12 поступает на вход регистра задержки 5. Сдвиг регисогра задержки 5 производитс импульсами генератора 2. С выхоДа . первого разр да регистра зajtepжки 5 импульс поступает на выход устройства, этот импульс располржен по времени практически в середине элементарной посылки принимаемой информации, т.е подстройка к частоте производитс сразу же в первом периоде. Этот импу .пьс по переднему фронту переписывает значение кода сумматора 7 в регистр пам ти б, выходы которого соединены с одноименными входами сумматора 7. При этом на выходе сумматора 7 по витс результат сложени остатка, подключенного к входам Ъ , и значени кода, записанного в регистр пам ти б. Регистр пам ти б выполнен на D-триггерах. Этот же импульс поступает на элемент ИЛИ 8, т.е. производитс аналогична предыдущей запись в делитель 4 установленного на выходе коммутатора 11 кода , но соответствующего уже периоду тактовой последовательности в дискретах генератора 2. Этот же импульс поступает на элемент ИЛИ-НЕ 10, т.е производитс исключение одного импульса генератора 2 на входе делител 4. Импульс с последнего разр да регистра задержки 5 не проходит через элемент И 9, закрытый низким потенциалом с выхода переноса сумматора 7. Поскольку в процессе работы делител 4 производитс исключение импульсов на его входе Кс1ждь1м выходным импульсом и выходной импульс дополнительно задержан на один дискрет генератора 2, дешифратор 12 собран на число 11... 101 и выполнен с помощью чейки совпсщени на (k + 1)II, code. At the same time, the same pulse through the element OR-NOT 10 is supplied to the control unit 3, where the exclusion of a single pulse of the generator 2 at the input of the divider 4 is performed. Thus, the divider 4 sets a code equal to the difference of the capacitance of the divider 4 and the inverse code of the half period value. Next, the number of incoming reference pulses is counted, and when a 4 code value is reached in the divider equal to 11 ... 101 on decoder 12, a pulse is generated, which from the output of decoder 12 enters the input of delay register 5. Shift of delay register 5 is produced by pulses of generator 2. From output . the first bit of register 5 is transmitted to the output of the device, this pulse is spread out in time almost in the middle of the elementary parcel of the received information, i.e. the frequency is adjusted immediately in the first period. This front edge overwrites the value of the code of adder 7 into memory register b, the outputs of which are connected to the same inputs of adder 7. At the output of adder 7, the result of adding the remainder connected to inputs b and the value written in memory register b. Memory register b is executed on D-triggers. The same impulse goes to the element OR 8, i.e. a similar recording is made to the divider 4 of the code set at the output of the switch 11, but already corresponding to the period of the clock sequence in the discrete clock of the generator 2. The same pulse arrives at the OR-NOT 10 element, i.e., excluding one pulse of the generator 2 at the input of the divider 4. The pulse from the last bit of the register of delay 5 does not pass through the element AND 9, which is closed by a low potential from the transfer output of the adder 7. Since during the operation of the divider 4, the pulses are eliminated at its input X11 The 1m output pulse and the output pulse are additionally delayed by one discrete oscillator 2, the decoder 12 is assembled by the number 11 ... 101 and made using the matching cell on (k + 1)
входов.inputs.
Последующие импульсы на .выходе устройства по вл ютс с опережением относительно действительного значени на величину остатка и это рассогласование растет с каждым периодом и когда достигнет или превысит значение дискрета генератора 2, с сумматора 7 поступит сигнал переноса как разрешение на прохождение импульса с последнего разр да регистра 5 задержки через элемент И 9 на элемент ИЛИ-НЕ 10. В результате исключаетс один импульс генератора 2 на входе делител 4. При этом обе.спечиваетс синфазность выходных импульсов . Разрешающий потенциал с выхода переноса держитс до по влени импульса на выходе устройства, который перепишет значение кода на выходе сумматора 7 как остаток ДЪ в регистр пам ти б, и на выходе сумматора 7 после этого по витс сумма Л-fc + Д-Ъ и снимаетс сигнал переноса. Следующее исключение импульса на входе делител 4 произойдет, когда нова сумма превысит значение дискрета генератора 2. Задержка импульсов относительно выходных импульсов выбираетс , исход из быстродействи работы сумматора 7 и регистра пам ти 6.Subsequent pulses on the device output appear ahead of the actual value by the residual value and this error increases with each period and when it reaches or exceeds the generator 2 discrete value, the transfer signal from the last digit of the register will arrive at or exceed the generator 2 value. 5 delays through an AND 9 element on an OR-NOT 10 element. As a result, one pulse of the generator 2 at the input of the divider 4 is eliminated. At the same time, the output phase pulses are in phase. The resolving potential from the transfer output is held until a pulse appears at the output of the device, which rewrites the code value at the output of adder 7 as the remainder D in memory register b, and at the output of adder 7 thereafter, the sum L-fc + D-b is removed and removed transfer signal. The next exclusion of the pulse at the input of the divider 4 will occur when the new amount exceeds the discrete value of the generator 2. The delay of the pulses relative to the output pulses is selected based on the speed of operation of the adder 7 and the memory register 6.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792717168A SU786034A1 (en) | 1979-01-29 | 1979-01-29 | Discrete synchronization device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792717168A SU786034A1 (en) | 1979-01-29 | 1979-01-29 | Discrete synchronization device |
Publications (1)
Publication Number | Publication Date |
---|---|
SU786034A1 true SU786034A1 (en) | 1980-12-07 |
Family
ID=20807024
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792717168A SU786034A1 (en) | 1979-01-29 | 1979-01-29 | Discrete synchronization device |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU786034A1 (en) |
-
1979
- 1979-01-29 SU SU792717168A patent/SU786034A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1053189A (en) | ||
SU786034A1 (en) | Discrete synchronization device | |
SU1075413A1 (en) | Frequency divider with variable division ratio | |
SU1109928A2 (en) | Digital synchronizing device | |
US3562433A (en) | Digital speech plus telegraph system | |
US3157745A (en) | Band width comparison transmission system for recurring similar signals utilizing selective pulse indications | |
JPS587945A (en) | Digital signal transmission system | |
SU1119184A1 (en) | System for transmitting and receiving discrete information | |
SU1035595A1 (en) | Synchronization system | |
SU866772A1 (en) | Device for cyclic synchronization | |
SU768001A1 (en) | Multichannel digital phase demodulator | |
SU873421A1 (en) | Multi-channel device for receiving noise-like signals | |
RU1811003C (en) | Device for separating pulses | |
SU928666A2 (en) | Phase starting signal receiving device | |
SU743217A1 (en) | Device for synchronizing binary signals in channels with constant dominances | |
SU1381467A1 (en) | Pulse distributor | |
SU890555A1 (en) | Piramidal two-element code decoder | |
SU807487A1 (en) | Selector of pulses by duration | |
SU455351A1 (en) | Device for simulating a digital signal transmission path | |
SU1319301A1 (en) | Element-to-element synchronizing device | |
RU1783533C (en) | Device for transmitting discrete information | |
SU843284A1 (en) | Device for receiving address signals into asynchrono-pulse communication systems | |
SU767989A1 (en) | Device for majority decoding codes with repetition | |
SU1665526A1 (en) | Digital data receiving device | |
SU824419A2 (en) | Device for multiplying periodic pulse repetition frequency |