SU783993A1 - Controllable frequency divider - Google Patents

Controllable frequency divider Download PDF

Info

Publication number
SU783993A1
SU783993A1 SU762155764A SU2155764A SU783993A1 SU 783993 A1 SU783993 A1 SU 783993A1 SU 762155764 A SU762155764 A SU 762155764A SU 2155764 A SU2155764 A SU 2155764A SU 783993 A1 SU783993 A1 SU 783993A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
frequency divider
trigger
output
bus
Prior art date
Application number
SU762155764A
Other languages
Russian (ru)
Inventor
Владислав Викторович Крюков
Original Assignee
Предприятие П/Я А-1001
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-1001 filed Critical Предприятие П/Я А-1001
Priority to SU762155764A priority Critical patent/SU783993A1/en
Application granted granted Critical
Publication of SU783993A1 publication Critical patent/SU783993A1/en

Links

Landscapes

  • Measuring Volume Flow (AREA)

Description

Изобретение относитс  к импульсно технике. По основному авт. св. № 456366 из вестен управл емый делитель частоты, содержащий входную шину, двоичный счетчик на триггерах, нулевые плечи которых соединены с одним из входов вентилей, другие входы подключены к элементу ИЛИ/ИЛИ-НЕ, выход которого соединен с шиной установки счетчика в исходное состо ние, а один из входов элемента ИЛИ соединен с входной шиной. Недостаток такого делител  частот низка  стабильность коэффициента делени . Целью изобретени   вл етс  повыше ние стабильности коэффициента делени . Это достигаетс  тем, что в управ .п емый делитель частоты, содержащий входную шину, двоичный счетчик на триггерах, нулевые плечи которых соединены с одним из входов вентилей, другие входы подключены к элементу ИЛИ/ИЛИ-НЕ, выход которого соединен с шиной установки счетчика в исходное состо ние, а один из входов элемента ИЛИ соединен с входной шиной, .введен -триггер, первый вход которого соединен с выходом логического элемента ИЛИ, выход соединен с шиной установки счетчика в едийичное состо ние, а второй вход подключен к входной шине. На чертеже приведена структурна  электрическа  схема предлагаемого делител . Делитель содержит счетчик 1 на триггерах 2-5, вентили 6-9, логический элемент ИЛИ 10 и триггер 11, На шину 12 подан сигнал управлени . Принцип работы предлагаемого Делител  зак.п очаетс  в следующем. При по влений на нулевых выходах триггеров потенциалов, соответствующих коду управлени , на входе элемента ИЛИ образуетс  импульс, перевод щий -триггер в единичное состо ние . В нулевое состо ние R5 триггер переводитс  входными импульсами . Длительность имПульса на выходе -триггера равна длительности паузы между входными импульсами и не зависит от длительности импульса на элементе ИЛИ. Выходной импульс -триггера используетс  дл  установки триггеров ечетчика в единичное состо ние.The invention relates to a pulse technique. According to the main author. St. No. 456366 from the well-known controlled frequency divider, containing an input bus, a binary counter on triggers, zero arms of which are connected to one of the valve inputs, the other inputs are connected to the OR / OR-NOT element, the output of which is connected to the counter installation bus in its initial state , and one of the inputs of the element OR is connected to the input bus. The disadvantage of this frequency divider is the low stability of the division factor. The aim of the invention is to increase the stability of the division ratio. This is achieved by controlling a frequency divider containing an input bus, a binary counter on triggers whose zero arms are connected to one of the valve inputs, the other inputs are connected to the OR / OR-NOT element whose output is connected to the counter bus the initial state, and one of the inputs of the OR element is connected to the input bus, a trigger is introduced, the first input of which is connected to the output of the OR logic element, the output is connected to the meter installation bus in a single state, and the second input is connected to the input bus. The drawing shows a structural electrical circuit of the proposed divider. The divider contains counter 1 on triggers 2-5, gates 6-9, logic element OR 10 and trigger 11, Bus 12 is given a control signal. The working principle of the proposed Divider zak.p is as follows. When occurrences at zero outputs of potential triggers, corresponding to the control code, an impulse is formed at the input of the OR element, which translates the trigger into a single state. In the zero state R5, the trigger is transferred by input pulses. The duration of the impulse at the output of the trigger is equal to the duration of the pause between the input pulses and does not depend on the duration of the pulse on the OR element. The trigger pulse output is used to set the trigger trigger of the state to one.

Таким образом, введение дънолнйтельного KS -триггера в цепь установки счетчика в единичное состо ние позвол ет обеспечить подачу на установочные входы триггеров нбЕ 1ированного по длительности импульса и получить стабильный коэффициент делени .Thus, the introduction of a KS triggered trigger into the circuit of the meter installation in the unit state allows the supplying of nbE 1 triggers to the installation inputs by pulse duration and obtaining a stable division factor.

Claims (1)

Формула изобретени  Управл емый делитель частоты по авт. св. 456366, отличающи И с   тем, что, с целью повышени  стабильности коэффициента делени , в него введен RS -триггер, первый вход которого соединен с выходом логического элемента ИЛИ, выход соединен с шиной установки счетчика в единичное состо ние, а второй вход подключен к входной шине.Claims of the invention Controlled frequency divider according to aut. St. 456366, which differs from the fact that, in order to increase the stability of the division factor, an RS-trigger is entered into it, the first input of which is connected to the output of the OR logic element, the output is connected to the meter installation bus in a single state, and the second input is connected to the input tire.
SU762155764A 1976-07-11 1976-07-11 Controllable frequency divider SU783993A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU762155764A SU783993A1 (en) 1976-07-11 1976-07-11 Controllable frequency divider

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU762155764A SU783993A1 (en) 1976-07-11 1976-07-11 Controllable frequency divider

Publications (1)

Publication Number Publication Date
SU783993A1 true SU783993A1 (en) 1980-11-30

Family

ID=20626461

Family Applications (1)

Application Number Title Priority Date Filing Date
SU762155764A SU783993A1 (en) 1976-07-11 1976-07-11 Controllable frequency divider

Country Status (1)

Country Link
SU (1) SU783993A1 (en)

Similar Documents

Publication Publication Date Title
SU783993A1 (en) Controllable frequency divider
SU788346A1 (en) Low-pass filter for pulse signals
ES357614A1 (en) Differentiators
SU1084827A1 (en) Pulse function generator
SU982200A1 (en) Controllable frequency divider
SU671034A1 (en) Pulse frequency divider by seven
SU1698967A1 (en) Pulse shaper
SU1029400A2 (en) T-flip-flop
SU1635257A2 (en) Changeable pulse repetition frequency divider
SU834913A1 (en) Switching device
SU534875A1 (en) Reversible counter
SU746395A1 (en) Frequency monitoring apparatus
SU1553990A1 (en) Functional generator
SU498563A1 (en) Device selection channels with maximum levels
SU642817A1 (en) Device for monitoring phase sequence in three-phase mains
SU497718A1 (en) Device for generating pseudo-random signals of complex structure
SU1437956A1 (en) Variable master generator for thyristor inverter
SU1223331A1 (en) Digital phase-frequency comparator
SU976503A1 (en) Readjustable frequency divider
SU1091351A1 (en) Pulse frequency divider having adjustable pulse duration
SU617826A1 (en) Frequency multiplier
SU1241468A2 (en) Pulse repetition frequency divider with controlled pulse duration
RU1780166C (en) Device for checking preset time interval between periodic signal pulses
SU758515A1 (en) Decoder
SU1056467A1 (en) Pulse repetition frequency divider with variable division ratio