SU773907A1 - Частотно-фазовый компаратор - Google Patents

Description

Изобретение относится к импульсной технике.

Известен частотно-фазовый компаратор, содержащий два триггера, два формирующих триггера, логический элемент, два логических элемента ИЛИ, RS-триггер, два логических элемента' И, два разностных элемента и два элемента задержки [1].

Недостатком данного устройства яв- ’ ляется его сложность.

Наиболее близким по технической сущности к предлагаемому является частотно-фазовый компаратор, содержащий фазовый триггер, один вход которого соединен с источником эталонной частоты, другой вход - с источником сравниваемой частоты, выход которого подключен к одному входу первого__ элемента И-НЕ, второй вход которого соединен с выходом первого блокирующего триггера, первый вход которого соединен с источником контролируемой частоты и с первым входом второго ^5 блокирующего триггера, выход которого* подключен к первому входу второго элемента И-НЕ, второй вход которого соединен с выходом первого элемента И-НЕ (2].

Однако компаратор не обеспечивает достаточного быстродействия.

Цель изобретения - повышение быс5 тродействия.

Поставленная цель достигается тем, что в частотно-фазовый компаратор, содержащий фазовый триггер, один вход которого соединен с источником эталонной частоты, другой вход - с источником сравниваемой частоты, а выход подключен к одному входу первого элемента И-НЕ, второй вход которого соединен с выходом первого блокирующего триггера, первый вход которого соединен с источником контролируемой частоты и с первым входом второго блокирующего триггера, выход которого подключен к первому в5соду второго элемента И-НЕ, второй вход •которого соединен с выходом первого элемента И-НЕ, введены блок формирова ния импульсов эталонных длительностей и источник опорной частоты, выход которого соединен с первым входом блока формирования импульсов эталонных длительностей, второй вход которого соединен с источником контролируемой частоты, а выходы подключе3 ны ко вторым входам блокирующих триггеров .

На чертеже приведена структурная электрическая схема компаратора.

Компаратор содержит блок 1 формирования импульсов эталонных:длитель- .

ностей, фазовый триггер 2, блокирую- ^э щее триггеры 3 и 4, элементы И-НЕ 5 И* 6, источники опорной 7 и -эталонной 8 частот, источники контролируемой 9 и сравниваемой 10 частот. Вы- . ход ной,, сигнал снимается с выхода 11.

Устройство работает следующим образом.

Под действием импульса от источника контролируемой частрты 9 блок 1 формирования импульсов эталонных 15 длительностей устанавливается в исходное состояние. Поступающий на его второй вход импульс от источника опорной частоты 7 формирует эталонные длительности. На выходе блока 1 фор- jq мирования импульсов .эталонных длительностей вырабатывается сигнал до момента времени

* аТ где f - опорная частота;

аТ- величина времени, на которую может отличаться период контролируемой частоты от опор- 30 ной .

На другом выходе блока формирования импульсов эталонных /длительностей вырабатывается сигнал с момента времени 35

Если импульс источника контролируемой частоты 9 поступит на вторые дд ъходы триггеров 3 и 4 в момент наличия сигнала на одном выходе блока 1,то под действием этого импульса сработает триггер 4, первый вход которого соединен с первым входом блока 1. В результате срабатывания триггера 4 блокируется работа элемента И-НЕ 6. ' При этом с выхода компаратора выдается сигнал о том, что контролируемая частота больше опорной частоты.

Если импульс контролируемой часто- 50 ты поступит на вторые входы триггеров 3 и 4 э момент наличия сигнала на втором выходе блока 1,то под действием этого импульса сработает триггер 3, который блокирует работу элемента И-НЕ 5· При 'этом с выхода компаратора выдается сигнал о том, что контролируемая частота меньше опорной.

Если импульс контролируемой частоты поступает на“вторые; входы триггеров 3 и 4 в момент отсутствия сигнала на выходах блока 1, то триггеры 3 и 4 под действием этого импульса устанавливаются в исходное состояние при этом с фазового триггера 2 сигнал поступает на выход компаратора.

Таким образом, частотно-фазовый компаратор переводится в режим сравнения фаз не после превышения контролируемой частоты над опорной,а в момент попадания контролируемой частоты в заданный диапазон частот, расположенный симметрично опорной частоты, что позволит уменьшить время переходных процессов, т.е. повысить быстродействие.

Claims (2)

1. Изобретение относитс  к импульсно технике. Известен частотно-фазовый компаратор , содержгиций  ва триггера, два формирующих триггера, логический элемент, два логических элемента ИЛИ RS-триггер, два логических элемента И, два разностных элемента и два элемента задержки 1. Недостатком данного устройства  в л етс  его сложность. Наиболее близким по технической сущности к предлагаемому  вл етс  частотно-фазовый компаратор, содержащий фазовый триггер, один вход ко торого соединен с источником эталонной частоты, другой вход - с источни ком сравниваемой частоты, выход кото рого подключен к одному входу первог элемента И-НЕ, второй вход которого соединен с выходом первого блокирующего триггера, первый вход которого соединен с источником контролируемой частоты и с первым входом второго блокирующего триггера, выход которо подключен к п рвому входу второго элемента И-НЕ, второй вход которого соединен с выходом первого элемента И-НЕ (21. Однако компаратор не обеспечивает остаточного быстродействи . Цель иэобретени  - повышение быстродействи  , Поставленна  цель достигаетс  тем, что в частотно-Фазовый компаратор, содержащий фазовый триггер, один вход которого соединен с источником эталонной частоты, другой вход - с источником сравниваемой частоты, а выход подключен к одному входу первого элемента И-НЕ, второй вход которого соединен с выходом первого блокирующего триггера, первый вход которого соединен с источником контролируемой частоты и с nepBEjM входом второго блокирующего триггера, выход которого подключен к первому второго элемента И-НЕ, второй вход которого соединен с выходом первого элемента И-НЕ, введены блок формировани  импульсов эталфнных длительностей и источник опорной частоты, выход которого соединен с первым входом блока формировани  импульсов эталонных длительностей, второй вход которого соединен с источником контролируемой частоты, а выходы подключены ко вторым входам блокирующих триггеров . На чертеже приведена структурна  электрическа  схема компаратора. Компаратор содержит блок 1 формировани  импульсов эталонных:длительностей , фазовый триггер 2, блокирующее триггеры 3 и 4, элементы И-НЕ 5 W 6, источники опорной 7 и -эталонной 8 частот, источники контролируемой 9 и сравниваемой 10 частот. Выход но1 сигнал снимаетс  с выхода 11. Устройство работает следующим образом. Под действием импульса от источника контролируемой частрты 9 блок 1 формировани  импульсов эталонных длительностей устанавливаетс  в исходное состо ние. Поступающий на его второй вход импульс от источника опорной частоты 7 формирует эталонны длительности. На выходе блока 1 формировани  импульсов ,эталонных длительностей вырабатываетс  сигнал до момента времени где f - опорна  частота; flT- величина времени, на котору может отличатьс  период кон тролируемой частоты от опор ной . ria другом выходе блока формирова импульсов эталонных длительностей вырабатываетс  сигнал с момента вре мени Если импульс источника контролир емой частоты 9 поступит на вторые ъходы триггеров 3 и 4 в момент нали чи  сигнала на одном выходе блока 1 под действием этого импульса сработает триггер 4, первый вход которог соединен с первым входом блока 1. В результате срабатывани  триггера 4 блокируетс  работа элемента И-НЕ 6. При этом с выхода компаратора вьщаетс  сигнал о том, что контролируема  частота больше опорной частоты. Если импульс контролируемой част ты поступит на вторые входы триггеров 3 и 4 а момент наличи  сигнала втором выходе блока 1,то под действ этого импульса сработает триггер 3, оторый блокирует работу элемента -НЕ 5- При этом с выхода компаратоа вьщаетс  сигнал о том, что конролируема  частота меньше опорной. Если импульс контролируемой частоы поступает на вторые; входы триггеов 3 и 4 в момент отсутстви  сигнаа на выходах блока 1, то триггеры и 4 под действием этого импульса станавливаютс  в исходное состо ние ри этом с фазового триггера 2 сигал поступает на выход компаратора. Таким образом, частотно-фазовый омпаратор переводитс  в режим сравени  фаз не после превышени  онтролируемой частоты над опорной,а момент попадани  контролируемой астоты в заданный диапазон частот, асположенный симметрично опорной астоты, что позволит уменьшить вре  переходных процессов, т.е. повысить ыстродействие. Формула изобретени  Частотно-фазовый компаратор,содержащий фазовый триггер один вход которого соединен с источником эталонной частоты, другой вход - с источником сравниваемой частоты, а выход подключен к одному входу первого эле мента И-НЕ, второй вход которого соединен с выходом первого блокирующего триггера, первый вход которого соединен с источником контролируемой частоты и с первым входом второго блокирующего триггера, выход которого подключен к первому входу второго элемента И-НЕ, второй вход которого соединен с выходом первого элемента И-НЕ, отличающийс  тем, что, с целью повышени  быстродействи , в него введены блок формировани  импульсов эталонных длительностей и источник опорной частоты, выход которого соединен с первым входом блока формировани  импульсов эталонных длительностей, второй вход которого соединен с источником контролируемой частоты, а выходы подклЕдчены . ко вторым входам блокирующих триггеров . Источники информации прин тые во внимание при экспертизе 1.Авторское свидетельство СССР 540347, кл. И 03 D 1.3/00, 18.12.75.
2. 2.Авторское свидетельство СССР 484621,кл. Н 03 D 13/00,04.03.74.