SU784004A1 - Делитель частоты на три - Google Patents

Description

(54} ДЕЛИТЕЛЬ VCTOTU НА ТРИ

Изобретение относитс  к импульсн технике и может быть использовано при построении генераторов тактового питани  приборов с зар довой св зью. Известен делитель частоты на три содержа1айй в разр де триггер пр мой выход которого подключен к первому входу логического элемента, а также инвертор, вход которого под ключей к входной шине }. Однако данный делитель обладает невысол ой надежностью. Целью изобретени   вл етс  повь и нйе надежности работы. Дл  этого в делителе частоты на три, содержащем в каждс 1 разр де триггер, пр мой выход которого подключей к первому входу логического элемента, а также инвертор, вход которого подключен к входной шине, входы синхронизации триггеров подкл чены к входной шине, вторые входы л гических элементов подключены к ваходу инвертора; а выход каждого логического элемента соединен с инверсным входом триггера предыдущего разр да. На чертеже представлена структурна  электрическа  схема делител  часTottjf ни триГ Делитель частоты ка три содержит три триггера 1-3, входы синхронизации Которых подключены к входной шине 4, логические элементы И-НЕ 5-7 н инвертор 8 , вход которого подключен к входной Нине 4. Первые входы логических элементов И-НЕ 5-7 подключены к выходу инвертора 8. Второй вход логического элемента И-НЕ 5 подключен к пр мому выходу триггера 1,  вл ющемус  выходной шиной 9. Выход логическ то элемента И-НЕ 5 подключен к инверсному входу триггера 3. Второй вход логического элемента и-НЕ 6 подключен к пр мому выходу триггера 2,  вл юцемус  выходной шиной 10. Выход логического элемента И-НЕ 6 подключен к инверсному входу триггера 1. Второй вход логнческогр элемента И-НЕ 7 подключен к пр мому выходу триггера 3,  вл ющемус  выходной шиной 11. Выход логического элемента И-НЕ 7 подключен к инверсно входу триггера 2. Делитель частоты на три работает следук цим образом.

Пусть до подачи тактовых импульсов делитель находилс  в состр уии 001. Тогда на выхбдах логических элементов И-НЕ 5 и б дёйс вТёТ Уровень логической 1, а. на внхойё лбгйчёскргб элемента И-НЕ 7 - уровень логического О, удерживающий триггер в СОСТОЯНИИ и 0. Прип;руиходё первого тактового импульса триггер 1 через некоторое врем , определ емое задержкой переключени , переходит в. состо ние Q 1, так каЛ на его пр мом и инверсном входах действуют ypOBjHH логической 1. За это же врем  на логического элемента И-НЕ 7 формируетс  уровень логической 1, подготавливающий триггер 2 к переключению. Во врем  действи  iTaKTOBoro импульса делитель находитс  в состо нии 101. По окончании тактового импульса на выходе логиче скр .Го элемента И-НЕ 5 вырабатываетсГ  у1ровень логического О, устанав:ливающий триггер 3 в состо ние Q 0 По окончаний тактового импульса делитель находитс  в состо нии 100. Аналоги«ЕШт1рй й©ет01йШйГ t5p6r6 тактового импульса делитель находитс , в состо нии 110, а по окончании его в состо нии 010, прй пЬсТупле йи .

S

5

третьего тактового импульса делители находитс  в состо нии 011, а по OKOH-J чании его - в состо нии 001 (исходное состо ние)..

Таким образом, длительность перекрыти  выходных импульсов делител  равна длительности тактового импуль-. са плюс задержка переключени  триггера по установочному входу.

формула изобретени 

Делитель частоты на три, бодер сащий в каждом разр де триггер, пр мой выход которого подключен к первому входу логического элемента, а также инвертор, вход которого подключен, к входной шине, отличающийс   тем, что, с целью повышени  надежности работы, входы синхронизации триггеров подключены к входной 0 шине вторые заходы лргических элементов подключены к выходу инвертора, а выхъд кгиедбго jiqEH4ecKprp элемента соединен с инверсным входс л триггера предеадущего разр да.

Источники инфОЕмации, , прин тые во внимание при экспертизе.

1, Авторское свидетельство СССР 281001, кл. G 06 F 3/12, 1969.

f-fO

11

С

6

Claims (1)

1. Формула изобретения

   Делитель частоты на три, Ьодержащий в каждом разряде триггер, прямой выход которого подключен к первому входу логического элемента, а так15 же инвертор, вход которого подключен к входной шине, отличающийс я тем, что, с целью повышенйя надежности работы, входы синхронизации триггеров подключены к входной 2Q шине, вторые входы логических элементов подключены к выходу инвертора, а выход кавдого ^логического элемента соединен с инверсным входом триггера предыдущего разряда.