SU773616A1 - Преобразователь двоичного кода в двоично-дес тичный - Google Patents

Description

с тичным выходом каскада преобразовани , информационный вход блока старш§ го каскада преобразовани  соединен с выходом регистра двоичного числа, каждый каскад преобразовани  дополнительно, содержит формирователь двоичного эквивалента.,. дев ть элементов ИЛИ, дев ть схем сравнени  и дешифратор двоично-дес тичного кода, выходы которого соединены с первыми входами соответствующих элементов ИЛИ, вторые входы которых соединены с выходами блока выделени  старшей единицы, а выходы соединены со входами формировател  двоичного эквивалента, выход которого соединен с первым входом суммато- ра, второй вход которого соединен с первыми входами всех схем сравнени  и с информационным входом каскада преобразовани , выход сумматора  вл етс  двоичным выходом касКс1да преобразовани , управл ющий вход которого соединен с управл ющими вхоами формировател  двоичного эквивалента и блока выделени  старшей диницы, информационные входы котоого соединены с выходами схем сравнени , вторые входы которых соединены с входом двоичных эквивалентов, вход дешифратора двоично-дес тичного кода  вл етс  дес тичным входом каскада , преобразовани .

На чертеже представлена структурна  схема реверсивного преобразовател  двоичного кода в двоично-дес тичный ,

Устройство содержит регистр 1 дно-. ичного числа, старший каскад 2 преобразовани , предпоследний каскад 3 преобразовани , схемы 4 сравнени , блок 5 выделени  старшей единицы, сумматор 6, формирователь 7 двоичного эквивалента, шифратор 8 двоично-дес тичных чисал, дев ть элементов ИЛИ 9, дешифратор 10 двоично-дес тичного кода, вход 11 двоичных эквивалентов , дес тичный выход 12 старшегЬ каскада преобразовани , вход 13 старшего каскада преобразовани , дес тичный выход 14 предпоследнего каскада преобразовани , вход 15 предпоследнего каскада преобразовани , двоичный выход 16 каскада преобразовани , управл ющий вход 17,-вход 18-двоичного числа, вход 19 младшего каскада преобразовани .

Предлагаемый преобразователь .работает следующим образом.

В режиме пр мого преобразовани  двоичный код преобразуемого числа через вход 18 заноситс  в регистр 1. На управл ющий вход 17 подаетс  1, что соответствует пр мому преобразованию . С выхода регистра 1 параллельным кодом число А подаетс  на вход сумматора 6 и на все первые входы дев ти схем 4 сравнени , относ щихс  к старшему каскаду 2 преобразовани .

На вторые входы 11 схем 4 сравнение подаетс  дев ть двоичных эквивалентов дес тичных чисел вида: В Ц-ю где ,2, . . . ,9; К - 0,1,2...-номер разр да дес тичного числа.

С помощью схем 4 .сравнени  определ ютс  те двоичные эквивалекты, дл  которых справедливо неравенство . Схемы сравнени , дл  которых удовлетвор етс  это условие, вырабатывают на выходе сигналыj поступающие на блок 5 выделени  старшей единицы. Сигнал с выхода блока 5 поступает через первый вход соответствующего элемента ИЛИ 9 (на другие входы элементов ИЛИ подан О в режиме пр мого преобразовани ) на формирователь 7 двоичного эквивалента . Восстановленный соответствующий двоичный эквивалент дес тичного числа в дополнительном коде подаетс  на вход сумматора 6 и вычитаетс  из преобразуемого двоичного числа. Кроме того, сигнал с выхода блока 5 поступает на двоично-дес тичный код шифратора 8, на выходе 12 которого формируетс  двоично-дес тичный код старшей дес тичной цифры, По.лученный остаток разности с выхода сумматора 6 поступает на первый вход сумматора и дев ть схем сравнени  следующего дес тичного разр да . Процесс формирова.1и  остатков и двоично-дес тичных кодов в следующих дес тичных разр дах происходит аналогично. Младша  двоичнодес тична  цифра получаетс  непоср дственно на выводах 16 четырех младших разр дов сумматора 6 предпоследн 1го каскадаЗ преобразовани ,

В режиме обратного преобразовани  двоично-дес тичный код подаетс  на дешифратор 10 двоично-дес тичного кода. Старший разр д подаетс  через вход 13, а младший - через вход 19 на четыре младших разр да регистра 1, На управл ющий вход 17 подаетс  О, который запрещает работу блока 5, в результате чего erg) выходы принимают нулевое значение и приводит шифратор 7 двоичных эквивалентов в режим формировани  двоичных уэквивалентов в пр мом коде.

Claims (1)

1. Младший разр д преобразуемого дес тичного числа подаетс  на первый вход сумматора 6 и складываетс  с двоичным эквивалентом старшего дес тичного разр да, который соответствует поданному двоично-дес тичному коду,. Полученна  схема с выхода сумматора 6 подаетс  на первый вход су Шагора следующего каскада преобразовани . Далее процесс формировани  двоичного числа происходит аналогично. Результат преобразовани  снимаетс  с выхода 16 сумматора 6 предпоследнего каскада преобразовани . Подача двоичных эквивалентов на схемы 4 сравнени  выполн етс  практ чески заземлением входов схем сравнени , соответствующих О,, в подаваемом коде двоичного эквивалента и подаче потенциала на входы, соответ твующие 1. Разр дность схем сравнени  и шифраторов двоичных экви- валентов зависит от номера дес тичного разр да. Разр дность схем срав нени , кроме того, может быть умень шена за счет отбрасывани  младших разр дов посто нно равных нулю во всех дев ти двоичных эквивалентах, относ щихс  к одному дес тичному разр ду. При выбранной разр дности дес тичного числа, К преобразуемое, двоичное число не должно превышать 10 -1. Технико-экономическа  эффективность предлагаемого устройства определ етс  тем, что оно может быть использовано дл  преобразовани  целых или дробных чисел, при соответствующем включении двоичных эквивалентов . Врем  перевода чисел не зависит от разр дности и определ етс  заде нами на переключение логических сх Применение предлагаемого преобразовател  позвол ет производить п образование в реальном масштабе вр мени. Устройство  вл етс  универса ным и может быть использовано в специализированных быстродействующих устройствах. Формула изобретени  Преобразователь двоичного кода в двоично-дес тичный, содержащий регистр двоичного числа и последовательно соединенные каскады преоб разовани , каждый из которых содер жит блок-выделени  старшей единицы сумматор, шифратор двоично-дес тичных чисел, входы которого соединены с соответствующими выходами блока выделени  старшей единицы, информационный -вход старшего каскада преобразовани  соединен с выходом регистра двоичного числа, отличающ и и с   тем, что, с целью расширени  функциональных возможностей, заключающихс  в возможности обратного преобразовани  и упрощени  преобразовани , в нем каждый каскад преобразовани  содержит формирователь двоичного эквивалента, дев ть элементов ИЛИ, дев ть схем сравнени  и дешифратор двоично-дес тичного кода, выходы которого соединены с первыми входами соответствующих элементов ИЛИ, вторые входы которых соединены с выходами блока выделени  старшей единицы, а выходы соединены со входами формировател  двоичного эквивалента ,, выход которого соединен с первым входом сумматора, второй вход которого соединен с первыми выходами всех схем сравнени  и информационны .м входом каскада преобразовани , выход сумматора  вл етс  двоичным выходом каскада преобразовани , управл ющий вход которого соединенс управл ющими входами формировател  двоичного эквивалента и блока вьщелени  старшей единицы, информационные входы которого соединены с выходами схем сравнени , вторые входы которых соединены с входом двоичных эквивалентов, вход дешифратора двоично-дес тичного кода  вл етс  дес тичным входом каскада преобразовани . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 523406, кл. G Об F 5/02, 1973. 2,Авторское свидетельство СССР по за вке № 2766118, кл.С Об F 5/02, 19.04.79.

   fi

   17