SU764148A2 - Устройство дл контрол фазировани факсимильного аппарата - Google Patents

Description

;54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ФАЗИРОВАНИЯ ФАКСИМИЛЬНОГО

АППАРАТА

Изобретение относитс  к передаче изображений по каналам св зи и можег. использоватьс  в системах передачи факсимильных изображений. По основному авт.св.№ 624380, известно устройство дл  контрол  фазировани  факсимильного аппарата, содержащее формирователь .длительности импульсов тест-сигнала синхронной частоты и формирователь длительности фазовых импульсов приемника,.соединенные через первый элемент И с входом элемента ИЛИ, на остальные вхбды которого включены формирователи фазового положени  импульсов, первые входы которых соединены с датчикс1ми-преобразовател ми сигналов, а вторые вхо ды с выходом формировател  длитель;ности фазовых импульсов приемника,выход элемента ИЛИ соединен с формирова телем уровн  пакетов импульсов тестсигнала , выход которого соединен с вто рым элементом И,к второму входу которого подключен источник видеосигнала. Однако точность контрол  фазировани  известного устройства невысока. Цель изобретени  - повышение точности контрол  фазировани . Дл  этого в устройство дл  KOHTp Jiia фазировани  факсимильного ппарата.,со Держащее формирователь длитёльностимпульсов тест-сигнала синхронной тоты и формирователь длительности зовых импульсов приемника,соедине, ные через первый элемент И с входом элемента ИЛИ, на остальные входы которого включены формирователи фазового положени  импульсов, первые входы jcoTopHX соединены с датчиками-преобразовател ми сигналов,а вторые входы с выходом формировател  длительности фазовых импульсов приемника, выход элемента ИЛИ соединен с формирователем уровн  пакета импульсов тест-сигнала , выход которого соединен со вторым элементом И, к второму входу которого подключен источник видеосигнала, введены N блоков построчной фиксации и запоминани  контролируе1лого параметра , информационный входкаждого из которых соединен с выходом соответствующего датчика-преобразовател л  сигналов, а вход считывани  соединен с выходом соответствующего формировател  фазового положени  импульсов , при этом вход стирани  соединен с выходом формиройател  длительности , фазовых импульсов приемника,а выход каждого из блоков построчной фиксации и запоминани  контролируемого параметра соединен с соответствутбщим дополнительным входом элемента ИЛИ, при этом блокпострочной фик сации и запоминани  контролируемого параметра содержит первый пороговый элемент, второй порюговый элемент, входы которых соединены между собой и  вл ютс  информационном входом блока построчной фиксации и запоминани  контролируемого параметра, а выходы соединены с соответствующи ми входами элемента ИЛИ, выход которого соединен с информационным входо элемента пам ти, вход сброса которо соединен с выходом формировател  им пульсов сброса, вход которого  вл ет с  зходом стирани  блока пбстрЬчнЪй фиксации и запоминани  контролируемо го параметра, причем выход элемента пам ти соединен с первым входом элемента И, второй вход которого сое динен с выходом формировател  импуль сов считывани , вход формировател  импульсов считывани  и выход элемента И  вл ютс  соответственно входом считывани  и выходом блока постр ной фиксации и запоминани  контроли руемого параметра. На фиг. 1 представлена структурна электрическа  схема предложенного устройства; на фиг. 2 - то же, блока построчной фиксации и запоминани  контролируемого параметра. Предложенное устройство содержит формирователь 1 длительности импульсов тест-сигнала синхронной частоты формирователь 2 длительности фазовых импульсов приемника, первый элемент И 3, формирователь 4 уровн  пакетов импульсов тест-сигнала, второй элемент И 5, источник видеосигнала 6, датЧйки-преобразователи 7 сигналов, формирователи 8 фазового положени  импульсов, элемент ИЛИ 9 и блоки 10 построчной фиксации и запоминани  контролируемого параметра, при этом блок 10 построчной фиксации и запоминани  контролируемого параметра содержит первый и второй пороговые элементы 11, 12, элемент ИЛИ 13, эле мент пам ти 14, формирователь 15 импульсов сброса, формирователь 16 импульсов считывани , элемент И 17. Устройство дл  контрол  фазировани  фиксимильного аппарата работает следующим образом. Если контролируемые сигналы не из мен ют «своих параметров, на выходе соответствующих датчиков-преобразова телей 7 образуетс  посто нное напр жение , которое подаетс  на формирова тели 8. На выходах формирователей 8 образуютс  импульсы, фазовое положение которых равномерно распределено по отношению к первому импульсу синх ронной частоты, выдел емому формирователем 2 и первым элементом И 3. Импульсы с формирователей 8 поступают на п входов элемента ИЛИ 9, а на его п+1 вход поступает импульс тест-сигнала синхронной частоты. На дополнительные входы элемента ИЛИ 9 сигналы не поступают;, поскольку первый и второй пороговые элементы 11, 12 не срабатывают и сигналов дл  фиксации и запоминани  не вырабатывают. На выходе элемента ИЛИ 9 образуетс  последовательность импульсов. Если хот  бы у одного из сигналов определенного участка тракта синхронизации изменитс  контролируемый параметр, причем длительность изменени  больше длительности развертки строки, то изменитс  напр жение соответствующего датчика-преобразовател  7 и изменитс  фазовое положение импульса, вырабатываемого соответствующим формирователем 8. При построчной записи эти фазовые изменени  про в тс  в виде искривлени  или дрожани  соответствующей линии тест-сигнала. При этом также сработает первый и второй пороговый элемент 11, 12 соответствующего блока. Когда хот  бы у одногоиз сигналов определенного участка тракта синхронизации изменитс  контролируемый параметр, причем длительность изменени  меньше длительности развертки строки, и произошло это изменение между двум  фазовыми импульсами , изменитс  напр жение на выходе соответствукл его .датчика-преобразовател  7. При изменении напр жени  в промежутке между двум  фазовыми импульсами в ту или другую сторону, срабатывает первый пороговый элемент 11 или второй пороговый элемент 12 блока 10, Сигналы которых через элемент ИЛИ 13 воздействуют на элемент пам ти 14, на выходе которого образуетс  сигнал, поступающий на вход элемента И 17. При поступлении импульса фазировани  формирователь 8 вырабатывает импульс контрол , который, не измен   своего фазового положени , поступает на соответствующий вход элемента ИЛИ 9 и на вход формировател  16. С выхода формировател  16 импульс считывани : поступает на второй вход элемента И 17 и осуществл етс  считывание информации об изменении параметра контролируемого сигнала. Эт.а информаци  в виде импульса с выхода элемента И 17 поступает на соответствующий дополнительный вход элемента ИЛИ 9 и вместе с импульсом тест-сигнала и импульсами от формирователей 8 с выхода элемента ИЛИ 9 поступает на вход формировател  4 и далее через второй элемент И 5 вместе с видеосигналом от его источника следует на записывающее устройство. Таким образом, независимо от соотношени  длительностей возникшего из- менени  и развертки строки, а также

Claims (2)

1.Устройство дл  контрол  фазировани  факсимильного аппарата по авт. св. №624380,0 тличающеес   тем, что, с целью повышени  точности , контрол  фазировани , введены

N блоков построчной фиксации и запоминани  контролируемого параметра, информационный вход каждого из которых соединен с выходом соответствующего датчика-преобразовател  сигналов , а вход считывани  соединен с выходом соответствующего Формировател  фазового положени  импульсов, при этом вход стирани  соединен с выходом формировател  длительности фазовых импульсов приемника, а выход каждого из блоков построчной фиксации и запоминани  контролируемого параметра соединен с соответствующим дополнительным входом элемента ИЛИ.

2.Устройство дл  контрол  фазировани  факсимильного аппарата, о т л ичающеес  тем, что блок по- строчной фиксации и запоминани  контролируемого параметра содержит первый пороговый элемент, второй пороговый элемент, входы которых соединены меж ду собой и  вл ютс  информационным входом блока построчной фиксации и запоминани  контролируемого параметра , а выходы соединены с соответствуклцими входами элемента ИЛИ, выход которого соединен с информационным входом элемента пам ти, вход сброса которого соединен с выходом формировател  импульсов сброса, вход которого  вл етс  входом стирани  блока построчной фиксации и запоминани  контролируемого параметра, причем выход элемента пам ти соединен с первым входом элемента И, второй вХод которого соединен с выходом формировател  импульсов считывани , вход

0 формировател  импульсов считывани  и выход элемента И  вл ютс  соответственно входом считывани  и выходом блока построчной фиксации и запоминани  кoнтpo iиpyeмoгo параметра.

Ln

I IK .