SU758140A1 - Device for serials discriminating of units from n-digit binary code - Google Patents
Device for serials discriminating of units from n-digit binary code Download PDFInfo
- Publication number
- SU758140A1 SU758140A1 SU782667696A SU2667696A SU758140A1 SU 758140 A1 SU758140 A1 SU 758140A1 SU 782667696 A SU782667696 A SU 782667696A SU 2667696 A SU2667696 A SU 2667696A SU 758140 A1 SU758140 A1 SU 758140A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- trigger
- discharge
- category
- Prior art date
Links
Landscapes
- Programmable Controllers (AREA)
Description
Изобретение относится к автоматике и вычислительной технике и может быть использовано в схемах приоритета и ассоциативных запоминающих устройствах. 5
Известны устройства для выделения и счета количества единиц в двоичном числе, содержащие входные и выходные двоичные регистры и логические схемы μ] · 10
Однако такие устройства не позволяют определять вес позиции выделенной единицы в двоичном коде.
Наиболее близким к предлагаемому устройству является устройство, поз- 15 вопиющее осуществлять последовательное выделение единиц из п-раэрядного двоичного кода и определять вес позиции выделенной единицы и содержащее блок выделения единиц и блок йсключе-20 ния выделенных единиц, состоящий из шифратора запрета выделенных разрядов, блока,кодирования номера разряда выделенной единицы, двух’последовательно соединенных регистров для 25 хранения кода и дешифратора номера разряда выделенной единицы ^.2} .
Недостатком его является наличие многовходовых логических элементов, число входов в которых пропорциональ- 30 но числу разрядов входного двоичного кода, что при большом количестве разрядов входного числа вызывает трудности в реализации схемы и приводит к резкому увеличению оборудо<вания. Кроме того, в указанном устройстве не реализована схема сигнали зации об окончании цикла выделения единицы.
Цель изобретения — устранение ука занных недостатков.
Поставленная цель достигается тем что устройство для последовательного’ выделения единиц из п-разрядного двоичного кода, содержащее триггерный регистр в каждом ΐ-ом разряде (ί = 1 , 2, . . , ( η) первый, второй, третий и четвертый элемент И, элемент НЕ в каждом з -ом разряде (3 = 2.....η), а также триггер цикла, причем в каждом разряде устройства первый вход первого элемента И соеди нен с первым управляющим входом устройства, второй вход первого элемента И и первый вход третьего элемента И з -го разряда подключен к выходу элемента НЕ 3 -го разряда, второй вход первого элемента И и первый вход третьего элемента И первого раз· ряда подключены к первому выходу триггера цикла, первый вход второго элемента И и второй вход третьего элемента И подключены ко второму управляющему входу устройства, а второй вход второго элемента И подсоединен к первому выходу триггера данного разряда, третий вход третьего элемента И является разрядным входом числа’ устройства, первый вход элемента. ИЛИ соединен с шиной начальной установки, выходы первого элемента И и второго элемента И соответственно соединены со вторым и третьим входами элемента 'ИЛИ, выход которого соединен с первым входом триггера данного разряда, второй вход которого соединен с выходом третьего элемента данного разряда, второй выход триггера каждого разряда подключен к первому входу четвертого элемента И, второй вход которого для з— го разряда соединен с выходом четвертого элемента И (з—1)го разряда и со входом элемента НЕ, первый выход триггера является разрядным выходом ^исла устройства, а выход четвертого элемента И η-го разряда устройства является выходом окончания цикла выделения единиц, второй выход триггера цикла подключен ко второму входу четвертого элемента И первого разряда устройства.
Единичные выходы триггеров регистра подключены к выходным шинам, на которых после каждого такта находится код с выделенной единицей.
На чертеже представлена структурная электрическая схема устройства на 4 разряда (увеличение количества разрядов осуществляется добавлением элементов, включенных аналогично предыдущим разрядам, начиная со второго)-.
Устройство содержит элементы 112 И,элементы 13-16 ИЛИЛтриггер 17 цикла,триггеры 18-21 регистра числа, элементы 22-24 НЕ, элементы 25-28 И, входные шины 29-32 числа, выходные шины 33-36 числа, шину 37 окончания цикла выделения единиц, шину 38 начальной установки, первую управляющую шину 39, .вторую управляющую шину 40.
Работа устройства делится на такты, в каждом из которых происходит выделение очередной единицы. Первый управляющий импульс заносит входной код на регистр числа, второй управляющий импульс сбрасывает в ноль все разряды, кроме крайнего младшего разряда, содержащего единицу. В следующем такте первый управляющий импульс заносит число и те разряды, которые являются старшими по отношению к разряду с выделенной единицей, а данный разряд сбрасывает в ноль. Второй управляющий импульс этого такта осуществляет выделение единицы уже из видоизмененного кода, отличающегося от первоначального отсутствием крайней единицы, и т. д. Весь цикл выделения единицы из входного кода состоит из такого количества тактов, какое количество единиц содержит входной код.
Цикл выделения единицы начинается с появления сигнала начальной установ ки на шине 38 , который устанавливает в нулевое состояние триггеры 18-21 всех разрядов регистра числа и в единичное состояние триггер цикла 17, единичный выход которого разрешает занесение первого разряда входного кода с шины 29 через элемент 3 И на триггер первого разряда 18, а нулевой выход триггера 17 цикла и нулевой выход триггера первого разряда 18 обеспечивает формирование сигнала, равного логическому нулю, на выходах элементов 25-28 И и сигналов, равных логической единице, на выходах элемен тов 22-24 НЕ.
Первый управляющий импульс через элементы 3, 6, 9, 12 И заносит входной код с шин 29-32 в регистр 18-21 числа и устанавливает в нулевое состояние триггер 17 цикла, единичный выход которого запрещает занесение кода в следующем такте в триггер 18 первого разряда через элемент 3 И и установку того же триггера в ноль вторым управляющим импульсом через элемент 1 И, 13 ИЛИ.
Если в первом разряде входного кода единица, то на выходах элементов 25-28 И сигналы, равные логическим нулям, а на выходах элементов 22-24 НЕ — сигналы, равные логическим единицам. Поэтому второй управляющий импульс устанавливает через элементы 4, 7, 10 И в нулевое состояние триггеры всех разрядов, кроме первого. Если же в первом разряде входного кода ноль, то на выходе элемента 25 И сигнал, равный логической единице, а на выходе элемента 22 НЕ — сигнал, равный логическому нулю, который запретит прохождение второго управляющего импуль.са на триггер 19 второго разряда через элемент 4 И. Если и во втором разряде числа ноль, то аналогичным образом запрещается прохождение второго управляющего импульса, на триггер третьего 20 разряда и т. д., до тех пор, пока процесс не дойдет до триггера, содержащего единицу, выделение которой происходит аналогично как и в первом разряде за исключением того, что, начиная со второго разряда, управление занесением кода на регистр и сбросом регистра осуществляется не единичным выходом триггера 17 управления, а элементами 22-24 НЕ.
Первый управляющий импульс следующего такта сбрасывает в нулевое состояние триггер с выделенной единицей через элементы 2, 5, 8, 11 И и заносит двоичный код только в старшие разряды по отношению к разряду с выделенной единицей. Это обеспечивает5 ся тем, что на входе элемента И, выход которого подключен к единичному входу триггера с выделенной единицей, будет сигнал, равный логическому нулю с единичного выхода триггера 17 цикла или с выхода одного из элементов 22-24 НЕЛ данного разряда, а на входе элемента И, подключенного к нулевому входу триггера с выделенной единицей, будет сигнал, равный логической единице, с единичного выхода того же триггера.
Цикл выделения единиц заканчивается при появлении сигнала, равного логической единице, на шине 37, свидетельствующего об окончании операции выделения единицы.
В таблице приведен пример выделения единицы из двоичного кода, равного 1011.
Реализация устройства для последовательного · выделения единицы из п-разрядного двоичного кода на двоичном •триггерном регистре позволит в связи с исключением многовходовых логических схем, число входов которых пропор ционально числу разрядов входного кода, значительно упростить схему устройства и сократить оборудование.
Такты | 1” выход тригге- | Шина 36 | 4р | Зр | 2р · | 1р | ||
ра ла | цик- | |||||||
1-й 1-й | управляющий сигнал | .1 | 0 | 1 | 0 | 1 | 1 | |
2-й | управляющий сигнал | 0 | о. | 0 | 0 | 0 | 1 | |
2-й 1-й | управляющий сигнал | 0 | 0 | 1 | 0 | 1 | ' 0 | |
2-й | управляющий сигнал | 0 | 0 | 0 | 0 | 1 | 0 | |
3-й 1-й | управляющий сигнал | 0 | 0 | 1 | 0 | 0 | 0 | |
2-й | управляющий сигнал | 0 | 0 | 1 | 0 | 0 | 0 | |
4-й 1-й | управляющий сигнал | 0 | 1 | 0 | 0 | 0 | 0 | |
2-й | управляющий сигнал | 0 | 0 | 0 | 0 | 0 | 0 |
Claims (1)
- Формула- изобретения Устройство для последовательного выделения единиц из η-разрядного двоичного кода, содержащее триггерный регистр, отличающееся тем, что, с целью упрощения схемы, оно содержит в каждом ί-ом разряде (ΐ = 1, 2, ... , η) первый, второй, третий и четвертый элемент И, элемент НЕ в каждом _)-ом разряде О = = 2, ..., η), а также триггер цикла, причем в каждом разряде устройства первый вход первого элемента И соединен с первым управляющим входом' устройства, второй вход первого эле- 55 мента И и первый вход третьего элемента И ]-го разряда подключены к выходу-влемента НЕ ί-го разряда, второй вход первого элемента И и первый вход третьего элемента И первого раз-$0 ряда подключены к первому выходу триггера цикла, первый вход второго элемента И и второй вход третьего элемента И подключены ко второму управляющему входу устройства, второй вход 65 второго элемента И подсоединен к первому выходу триггера данного разряда, третий вход третьего элемента И является разрядным входом числа устройства, первый вход элемента ИЛИ соединен с шиной начальной установки, выходы первого элемента И и второго элемента И соответственно соединены со вторым и уретьим входами элемента ИЛИ, выход которого соединен с первым входом, триггера данного разряда, второй вход которого соединен с выходом третьего элемента И данного разряда, второй выход триггера каждого разряда подключен к первому входу четвер того элемента И, второй вход которого для )-го разряда соединен с выходом четвертого элемента И (]-1)—го разряда и со входом элемента НЕ, первый выход триггера является разрядным выходом числа устройства, выход четвертого элемента η-го разряда устройства является выходом окончания цикла выделения единиц, второй выход триггера цикла подключен ко вто758140 рому входу четвертого элемента И первого разряда устройства.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782667696A SU758140A1 (en) | 1978-09-28 | 1978-09-28 | Device for serials discriminating of units from n-digit binary code |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782667696A SU758140A1 (en) | 1978-09-28 | 1978-09-28 | Device for serials discriminating of units from n-digit binary code |
Publications (1)
Publication Number | Publication Date |
---|---|
SU758140A1 true SU758140A1 (en) | 1980-08-23 |
Family
ID=20786701
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782667696A SU758140A1 (en) | 1978-09-28 | 1978-09-28 | Device for serials discriminating of units from n-digit binary code |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU758140A1 (ru) |
-
1978
- 1978-09-28 SU SU782667696A patent/SU758140A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU758140A1 (en) | Device for serials discriminating of units from n-digit binary code | |
US3113204A (en) | Parity checked shift register counting circuits | |
SU987616A1 (ru) | Устройство дл последовательного выделени единиц из @ -разр дного двоичного кода | |
SU966690A1 (ru) | Устройство дл выделени экстремального из @ @ -разр дных двоичных чисел | |
SU684539A1 (ru) | Устройство дл логарифмировани чисел | |
SU983566A1 (ru) | Частотно-цифровое измерительное устройство | |
SU401994A1 (ru) | УСТРОЙСТВО дл ОПРЕДЕЛЕНИЯ МИНОРАНТ ДВОИЧНЫХ КОДОВ | |
SU1587491A1 (ru) | Устройство дл экстремальной фильтрации | |
SU463968A1 (ru) | Устройство дл сортировки информации | |
SU657433A1 (ru) | Устройство дл сдвига информации | |
SU1005189A1 (ru) | Устройство дл считывани информации из ассоциативной пам ти | |
SU451080A1 (ru) | Микропрограммное устройство управлени | |
SU1513435A1 (ru) | Устройство дл синхронизации приема сигналов | |
SU1377843A1 (ru) | Генератор кодовых колец | |
SU391560A1 (ru) | Устройство для возведения в квадрат | |
SU476689A1 (ru) | Счетчик импульсов с визуальной индикацией | |
SU760088A1 (ru) | Устройство для сравнения чисел с двумя порогами1 | |
SU565396A2 (ru) | Многодекадный счетчик | |
SU1628201A1 (ru) | Делитель частоты | |
SU943707A1 (ru) | Устройство дл сортировки чисел | |
SU1083235A1 (ru) | Устройство дл контрол посто нной пам ти | |
SU798810A1 (ru) | Устройство дл сравнени весов кодов | |
SU1188728A1 (ru) | Устройство дл реализации булевых функций | |
SU898432A2 (ru) | Устройство дл определени старшего значащего разр да | |
SU830359A1 (ru) | Распределитель |