SU752468A1 - Запоминающее устройство - Google Patents

Description

тел  7 поступает на регистр 3 адреса, где он запоминаетс  и подаетс  на вход дешифратора 5, в котором двоичный адрес преобразуетс  в унипол рный код, управл ющий работой формирователей 6 токов считывани  - записи.

На фиг. 2 приведена схема накопител  и формирователей.

В такте считывани  возбуждаетс  пара формирователей тока считывани  1Усч, по координатам У X и выбираетс  шина выборки накопител  Шь В момент времеТ

ни t -- такт считывани  заканчиваетс  и начинаетс  такт записи (регенерации), во врем  которого возбуждаютс  формирователи тока записи 1Узп и . В тот же момент времени на вход ЗУ поступает новый адрес, который после преобразовани  поступает на первый вход схемы 4 сравнени , на второй вход которого подан предыдущий адрес с регистра 3. При этом возможны два режима.

Режим 1. Критерий сравнени  предыдущего и последующего адреса выполн етс . Схема 4 сравнени  выдает разрешающий сигнал приема нового адреса на регистр 3. После дешифрации нового адреса в такте записи по предыдущему адресу начинаетс  такт считывани  по новому (последующему ) адресу. При этом возбуждаютс  формирователи тока считывани  2Yc4j 2Хсч и выбираетс  шина накопител  Ш2. В момент времени t Тц заканчиваетс  такт записи по первому адресу и такт считывани  по второму и начинаетс  такт записи по второму адресу, во врем  которого возбуждаютс  формирователи 2Узп и 2Хзи- В этот момент времени на вход ЗУ поступает новый адрес и процесс повтор етс : третий адрес сравниваетс  со вторым и при

выполнении критери  сравнени  возбуждаютс  формировател  ЗУсч и т. е. выбираетс  шина Шз. В этом режиме ЗУ раТ

ботает с циклом -- , если критерий сравнени  адреса выполн етс : каждый последующий адрес отличаетс  от предыдущего так, что возбуждаютс  другие координаты X н Y накопител .

Режим 2. В этом режиме критерий сравнени  не выполн етс  и ЗУ работает с обычным циклом Гц Геч + Гзц, так как прием нового адреса на регистр 3 разрешаетс  только после окончани  такта записи

по предыдущему адресу.

Таким образом, использование предложенного технического решени  позвол ет при обмене информацией ЗУ с процессором в счетном режиме работы получить вдвое

большее быстродействие.

Claims (2)

1. Формула изобретени 

   Запоминающее устройство, содержащее регистр адреса, дешифратор адреса, выход которого через формирователи токов считывани -записи подключен к матричному накопителю, отличающеес  тем, что, с целью повышени  быстродействи  устройства , в него введена схема сравнени , первый вход которой подключен к входу устройства , второй вход подключен к выходу регистра адреса, а выход схемы сравнени  подключен к разрешающему входу регистра адреса.

   Источники информации, прин тые во внимание при экспертизе 1. Шигин А. Г. и др. Цифровые вычислительные машины. М. «Энерги , 1975.
2. 2. Вопросы радиоэлектроники, 1974, сер. ЭВТ, вып. 5, с. 25.