Claims (2)
Цель изобретени - увеличение эффективности контрол , достижение более полного контрол реверсивного двухтактного двоичного счетчика на потенциальных элементах. Поставленна цель достигаетс тем, что в реверсивный двоичный счетчик с контролем, содержащий основной и вспокюгательный.регистры, узел переноса , узел эаема, причем входы сложени и вычмтани счетчика соединены соответственио с первыми входами узла переноса и узла эаема, выход которого соединен с первым входом основного регистра, выход основного регистра соединен с. информационным входом вспомогательного регистра, выход которого соединен со вторыми входами основного регистра, узла эаема и узла переноса, выход узла переноса соединен с третьим входом основного регистра, первый и второй синхронизационные входы счетчика соединены соответственно с четвертым входом основного регистра, со вторым входом вспомогательного регистра , введены.схема сравнени , де шифратор ошибок передачи, дешифратор ошибок сложени , дешифратор ошибок переноса, причем первый и второй входы дешифратора ошибок переноса соединены соответственно с выходами узла переноса, узла заема, первый и второй входы схемы сравнени соедине соответственно с выходами основного и вспомогательного регистров, первый , второй и третий выводы схемы сравнени соединены соответственно с первым, вторым и третьим входами дешифратора ошибок сложени , второй и третий выходы схемы сравнени соединены соответственно с первьлм и вторым входом дешифратора ошибок передачи, первый синхронизационный вход счетчика соединен с третьим входом дешифратора ошибок переноса, выход которого вл етс первым выхо дом устройства, вход сложени счетчика соединен с первыми управл юшим входами дешифратора ошибок переноса и дешифратора ошибок сложени , вход вычитани счетчика соединен со вторыми управл ющими входами дешифратора ошибок переноса и дешифратор ошибок сложени , вход вычитани сче чика соединен со вторыми управл ющи ми входами дешифратора ошибок переноса и дешифратора ошибок сложени , тактовый вход счетчика соединен с третьим управл ющим входом дешифратора ошибок сложени , третий и четвертый синхронизационные входы счетчика соединены соответственно с.первыми синхронизационными входами дешифратора ошибок сложени и дешифратора ошибок передач, выходы дешифратора ошибок сложени и дешиф ратора ошибок передач вл ютс соот ветственно вторым и третьим выходом счетчика. На чертеже представлена блок-схе ма реверсивного двоичного счетчика с контролем. Реверсивный двоичный счетчик с контролем содержит счетчик 1, состо щий из основного регистра 2, вспомогательного регистра 3, узла 4 переноса, узла 5 заема, схему 6 сравнени с выходами 7-9, синхронизационные входы 10-13, управл ющие входы 14-16, дешифратор 17 ошибок переноса, дешифратор 18 ошибок сложени , дешифратор 19 ошибок передачи . Счетчик работает в двух режимах суммировани и вычитани . Режим работы счетчика устанавлив етс по сигналам, поступающим по входам 14-16. При единичном .значени сигнала на входе 14 счетчик работае в режиме суммирований. При единично значении сигнала на входе 15 счетчик работает в режиме вычитани . Тактирующий сигнал на входе 16 стробирует работу счетчика при сложении и вычитании . Наличие сигнала переноса при сложении или сигнала заема при вычитании формируетс в дешифраторе 17 ошибок переноса. Каждый период работы двухтактного реверсивного двоичного счетчика с контролем делитс на 4 фазы. Дл этого по входам 10-13 поступают четыре взаимосмещенных серии синхроимпульсов . При поступлении синхроимпульсов по входу 10 происходит изменение состо ни основного регистра. При поступлении синхроипульсов по входу 12 Обнаруживаетс ошибка, котора может при этом возникнуть. При поступлении синхроимпульсов по входу 11 происходит передача содержимого основного регистра во вспомогательный . При поступлении синхроимпульсов по входу 13 обнаруживаетс ошибка , котора может при этом возникнуть . Сигналы с выходов основного и вспомогательного регистров поступают в схему 6 сравнени , где производитс сравнение из содержимого и в результате по вл етс единица на одном из выходов 7-9 схемы 6 сравнени . Если единичный сигнал на выходе 9, то содержимое вспомогательного регистра меньше основного. Если единичный сигнал на выходе 8, то содержимое вспомогательного регистра больше основного. Если единичный сигнал на выходе 7, то содержимое этих регистров равно. При поступлении сигнала по входу 10в зависимости от режима работы счетчика происходит добавление или вычитание единицы в основном регистре счетчика. Так как еще не произошла передача содержимого основного регистра во вспомогательный, то в этой фазе работы счетчика содержимое вспомогательного регистра не равно основному, при сложении оно должно быть меньше основного, при вычитании - больше. Отсутствие этого услови вл етс ошибкой, котора обнаруживаетс дешифратором 18 ошибок сложени . При поступлении сигнала по входу 11содержимое основного регистра передаетс во вспомогательный и с этого момента они равны друг другу до поступлени следующего импульса по входу 11. При несоблюдении этого услови ошибка обнаруживаетс дешифратором 19 ошибок передачи. В предлагаемом реверсивном счетчике с контролем фиксируютс ошибки , которые могут возникнуть в различных фазах работы счетчика. Этим обеспечиваетс более полный контроль работы счетчика и упрощаетс определение места сбо , что особенно важно при эксплуатации устройств, работающих в реальном масштабе времени . Формула изобретени Реверсивный двоичный счетчик с контролем, содержащий основной и вспомогательный регистры, узел переноса , узел заема, причем входы сложени и вычитани счетчика соединены соответственно с первыми входами узла переноса и узла заема, выход которого соединен с первым входом основного регистра, выход основного регистра соединен с информационным входом вспомогательного регистра , выход которого соединен со вторыми входами основного регистра, узла заема и узла переноса, выход узлапереноса соединен с третьим входом основного регистра, первый и второй синхронизационные входы счет чика соединены соответственно с четвертым входом основного регистра, со вторым входом вспомогательного реги стра, отличающийс тем, что, с целью увеличени эффективнос контрол , введены схема сравнени , дешифратор ошибок передачи, дешифра тор ошибок сложени и дешифратор ош бок переноса, причем первый и второ входы дешифратора ошибок переноса соединены соответственно с выходами узла переноса и узла заема, первый и второй входы схемы сравнени соеди нены соответственно с выходами основного и вспомогательного регистро первый, второй и третий выходы схемы сравнени соединены соответственно с первым, вторым и третьим входами дешифратора ошибок сложени , второй и третий выходы схемы сравнени соединены соответственно с первым и вторым входом дешифратора ошибок передачи, первый синхронизационный вход счетчика соединен с третьим входом дешифратора ошибок переноса, выход которого вл етс первым выходом устройства, вход сложени счетчика соединен с первыми управл ющими входами дешифратора ошибок перенос; а и дешифратора ошибок сложени , вход вычитани счетчика соединен со вторыми управл ющими входами дешифратора ошибок переноса и дешифратора ошибок сложени , вход вычитани счетчика соединен со вторыми управл ющими входами дешифратора ошибок переноса и дешифратора ошибок сложени , тактовый вход счетчика соединен с третьим управл ющим входом дешифратора ошибок сложени , третий и четвертый синхронизационные входы счетчика соединены соответственно с первыми синхронизационными входами дешифратора ошибок сложени и дешифратора ошибок передач, выходы дешифратора ошибок сложени и дешифратора ошибок передач вл ютс соответственно вторым и третьим выходом счетчика. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 154095, кл. G 06 F,-1 9 . 04 . 62 . The purpose of the invention is to increase the efficiency of the control, to achieve a more complete control of the reversible two-stroke binary counter on the potential elements. The goal is achieved by the fact that a reversible binary counter with a control containing a main and auxiliary registers, a transfer node, a node is emailed, and the addition and subtraction inputs of the counter are connected to the first inputs of the transfer node and the emitting node whose output is connected to the first input of the main register, the output of the main register is connected to. the information input of the auxiliary register, the output of which is connected to the second inputs of the main register, the node eema and the transfer node, the output of the transfer node is connected to the third input of the main register, the first and second synchronization inputs of the counter are connected respectively to the fourth input of the main register, a comparison scheme, a transmission error decoder, an add error decoder, a transfer error decoder, the first and second inputs of the transfer error decoder Here, respectively, with the outputs of the transfer unit, the loan unit, the first and second inputs of the comparison circuit are connected respectively with the outputs of the main and auxiliary registers, the first, second and third outputs of the comparison circuit are connected respectively to the first, second and third inputs of the add error decoder, the second and third outputs. Comparison circuits are connected respectively to the first and second inputs of the transmission error decoder, the first synchronization input of the counter is connected to the third input of the transfer errors decoder, the output of which is with the first output of the device, the addition input of the counter is connected to the first control inputs of the transfer error decoder and the add error decoder, the counter subtraction input is connected to the second control inputs of the transfer error decoder and the error counter decoder, the counter subtract input is connected to the second control inputs the inputs of the carry error decoder and the add error decoder, the clock input of the counter is connected to the third control input of the add error decoder, the third and fourth synchronization inputs Meters withstand connected respectively s.pervymi synchronization inputs of the decoder and the decoder error combining transmission errors, the decoder outputs and adding error deshif Rhatore transmission errors are respectively second and third output of the counter. The drawing shows a block diagram of a reversible binary counter with control. A reversible binary counter with control contains counter 1, consisting of main register 2, auxiliary register 3, transfer node 4, loan node 5, comparison circuit 6 with outputs 7-9, synchronization inputs 10-13, control inputs 14-16, a decoder of 17 transfer errors, a decoder of 18 addition errors, a decoder of 19 transmission errors. The counter operates in two modes of summation and subtraction. The mode of operation of the counter is determined by the signals arriving at inputs 14-16. With a single value of the signal at the input 14, the counter operates in the summation mode. With a single value of the signal at the input 15, the counter operates in the subtraction mode. The clock signal at the input 16 strobes the counter operation in addition and subtraction. The presence of a transfer signal in addition or a loan signal in subtraction is generated in the decoder 17 of transfer errors. Each period of operation of a push-pull reversible binary counter with control is divided into 4 phases. For this, four mutually shifted series of clock pulses are fed to the inputs 10-13. Upon receipt of the clock pulses at input 10, the state of the main register changes. When sync pulses are received at input 12, an error is detected that may occur. Upon receipt of the clock pulses at input 11, the contents of the main register are transferred to the auxiliary one. Upon receipt of the clock pulses at input 13, an error is detected, which may occur. The signals from the outputs of the main and auxiliary registers are fed to the comparison circuit 6, where a comparison is made from the contents and as a result, a unit appears at one of the outputs 7-9 of the comparison circuit 6. If a single signal at output 9, then the contents of the auxiliary register is less than the main one. If a single signal at output 8, then the contents of the auxiliary register is greater than the main one. If a single signal at output 7, then the contents of these registers is equal. When a signal arrives at input 10, depending on the mode of operation of the counter, the unit is added or subtracted in the main register of the counter. Since the transfer of the contents of the main register to the auxiliary one has not yet occurred, then in this phase of the counter operation the contents of the auxiliary register are not equal to the main register, it should be less than the main one when added, more than it when subtracting. The absence of this condition is an error that is detected by the decoder 18 of the addition errors. When a signal arrives at input 11, the contents of the main register are transmitted to the auxiliary and from this moment they are equal to each other until the next pulse arrives at input 11. If this condition is not met, an error is detected by the decoder 19 transmission errors. In the proposed reversible counter with control, errors are recorded that may arise in different phases of the counter operation. This provides a more complete control over the operation of the counter and simplifies the determination of the place of failure, which is especially important when operating devices operating in real time. The invention Reversive binary counter with control containing the main and auxiliary registers, the transfer unit, the loan unit, the addition and subtraction inputs of the counter are connected respectively to the first inputs of the transfer unit and the loan unit, the output of which is connected to the first input of the main register, the output of the main register with the information input of the auxiliary register, the output of which is connected to the second inputs of the main register, the loan unit and the transfer unit, the output of the transfer node is connected to the third input of the main In the first register, the first and second synchronization inputs of the counter are connected respectively to the fourth input of the main register, to the second input of the auxiliary register, characterized in that, in order to increase the control efficiency, a comparison circuit, a transmission error decoder, an error decoder, and a decoder are introduced transfer side, the first and second inputs of the transfer error decoder are connected respectively to the outputs of the transfer unit and the loan unit, the first and second inputs of the comparison circuit are connected respectively to the output The first and second outputs of the comparison circuit are connected to the first, second and third inputs of the addition error decoder, the second and third outputs of the comparison circuit are connected respectively to the first and second inputs of the transmission error decoder, the first synchronization input of the counter is connected to the third the transfer error decoder input, the output of which is the first output of the device, the addition input of the counter connected to the first control inputs of the error decoder transfer; and an add error decoder, a counter subtract input connected to the second control inputs of a transfer error decoder and an add error decoder input, a counter subtract input connected to a second transfer error decoder and a decoder error counter input, the clock input of the counter connected to a third control input of a source input with a source input sensor device and a decoder error error counter, the clock input of the counter connected to the third control input with a source input sensor and a error error decoder. addition errors, the third and fourth synchronization inputs of the counter are connected respectively to the first synchronization inputs of the addition error decoder and error decoder The transmissions, the outputs of the addition error decoder and the transmission error decoder are the second and third outputs of the counter, respectively. Sources of information taken into account during the examination 1. USSR author's certificate No. 154095, cl. G 06 F, -1 9. 04 62.
2.Майоров С.А. и Новиков Г.И. Структура цифровых вычислительных машин. М., 1979, с. 79-87 (прототип).2. Mayor S.A. and Novikov G.I. The structure of digital computers. M., 1979, p. 79-87 (prototype).