SU750561A1

SU750561A1 - Посто нное запоминающее устройство

Info

Publication number: SU750561A1
Application number: SU782590420A
Authority: SU
Inventors: Петр Ильич Платонов; Владимир Иванович Скорубцев; Владимир Иванович Конон; Сергей Владимирович Кузнецов
Original assignee: Пушкинское Высшее Ордена Красной Звезды Училище Радиоэлектроники Противовоздушной Обороны
Priority date: 1978-03-14
Filing date: 1978-03-14
Publication date: 1980-07-23

Description

(54) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

I

Изобретение относитс к вычислительной тахнике и может быть использовано дл построени устройств хранени дискретной информации.

Известны посто нные запоминающие устройства дл хранени дискретной информации , состо щие из дешифратора адреса , выходы которого подключены ко аходу накопител и шифратора, аходы которого подключены к выходу накопител .

Такие посто нные запоминающие устройства имеют большое количество оборудовани ввиду огромного числа запоминающих элемевггов в накопителе и малую ,5 информационную ёмкость.

Наиболее близким по технической сущности к предлагаемому вл етс запоминающее устройство, имеющее дешифратор адреса, выходы которого через первую 20 группу элементов ИЛИ соединены с соот ветствующими входами накопител , вторую группу элементов ИДИ, входы которых подключены х выходам накопител , а вь ходы через усилители считьшани - к соответствующим входам cyMMaTopa JjQ

В сумматоре этого посто нного запоминающего устройства происходит формирование требуемых кодов чисел путем сложени нескольких кодов чисел, выбра ных из различных частей накопител по заданному адресу.

Такое посто нное запоминающее устройство имеет большое количество оборудовани , в особенности запоминающих элементов в накопителе, и невысокое быстродействие из-за наличи в устройстве сумматора.

Целью изобретени вл етс повьш1е- ние надежности и быстродействи посто нного запоминающего устройства.

Claims

Это достигаетс тем, что в посто нное запоминающее устройство, содержащее дешифратор адреса, выходы которого соединены со входакш соответствующих элементов ИЛИ первой группы, накопитель на триггерах и вторую группу элементов ИЛИ, введена группа двуаходовых элементов И, нечетные аходы которых соединены с выходами элементов ИЛИ пер- вой группы, а четные входы соответственно с инверсными и пр мыми выход ми соответствующи.х триггеров накопител , а выходы элементов И попарно подключены ко аходам элементов ИЛИ вто рой группы. На чертеже дана структурна схема предлагаемого посто нного запоминающего устройства. Устройство содержит дешифратор 1 адреса , первую Группу элементов ИЛИ 2, группу двуаходовых элементов И 3, триггеры 4 накопител 5 и вторую группу эле ментов ИЛИ 6. Выходы элементов ИЛИ 6 вл ютс выходами посто нного запоминающего устройства. - Выходы дешифратора 1 адреса подключены ко входам первой группы соответствующих элементов ИЛИ 2, количество которых равно удвоенному значению количества разр дов выходного числа посто нного запоминающего устройства. Выход каждого элемента ИЛИ 2 соеди нен с нечетным аходом соответствующего) элемента И 3. Четные входы элементов И 3 соединены поочередно с инверсными и пр мыми выходами соответствующах триггеров 4 накопител 5. Количество элементов И 3 в группе равно 2 П , где П -количество разр дов в коде выходно го числа устройства. Выходы группы двувходовых элементов И 3 попарно подключены ко входам элементов ИЛИ 6 второй группы, число которых равно П . Устройство работает следуюищм образом . При поступлении адреса числа на дешифратор 1 адреса на одном из его выходов формируетс сигнал, поступающий одновременно на несколько элементов ИЛИ 2 первой группы. Триггеры 4, количество которых равно количеству разр дов П выходного чкспа устройства накопител 5, всегда взведены после подачи питани . Сигналы с вькодов элементов ИЛИ 2 поступают на соответствуюище элементы И 3, обеспечива считывание с триггеров 4 накопител 5 требуемого кода числа. С вьгходов элементов И 3 код числа через элементы ИЛИ 6 второй группы выдаетс из посто нногхэ запоминающего устройства. Элементы ИЛИ 6 беспечивают объединение одновременных азр дов считываемых кодов чисел. Врем срабатывани t сраб.пр. предлагаемого устройства определ етс соотошением ра8.пр.. . Предлагаемое устройство по сравнению известным позвол ет повысить быстроействие на величину , в предположении , что typ-tri Применение группы двувходовых. элементов И выгодно отличает предлагаемое посто нное запоминающее устройство от прототипа, так как позвол ет уменьшить количество оборудовани , в особенности . минающюс элементов (триггеров) в накопителе (количество триггеров в накопителе равно количеству разр дов выходного числа), который позвол ет выбрать 2№ разных чисел, где гп - количество разр дов в адресе числа, а также увеличить быстродействие устройства за счет того, что формирование кодов числа, в отличие от прототипа, осуществл етс без применени сумматора. Формула изобретени Посто нное запоминающее устройство, содержащее дешифратор адреса, выходы которого соединены со входами соответствующих элементов ИЛИ первой группы, накопитель на триггерах и вторую группу элементов ИЛИ, отличающеес тем, что, с целью повьипени надежности и быстродействи устройства, оно содержит группу двуаходовых элементов И, нечетные входы которых соединены с ВЬРСОдами элементов ИЛИ первой группы, а четные входы - соответственно с инверсными и пр мыми выходами соответствук ЩИ .Х триггеров накопител , а выходы элементов И попарно подключены ко входам элементов ИЛИ второй группы. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 371616, кл. Q 11 С 17/00, 1973.
2.Авторское свидетапьство СССР № 490184, кл. q 11 С 17/ОО, 1975 (прототип).

л

-И

Г J

,

V

Выход