SU732879A1 - Устройство дл определени изоморфизма ориентированных графов - Google Patents
Устройство дл определени изоморфизма ориентированных графов Download PDFInfo
- Publication number
- SU732879A1 SU732879A1 SU772540026A SU2540026A SU732879A1 SU 732879 A1 SU732879 A1 SU 732879A1 SU 772540026 A SU772540026 A SU 772540026A SU 2540026 A SU2540026 A SU 2540026A SU 732879 A1 SU732879 A1 SU 732879A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- block
- output
- register
- unit
- Prior art date
Links
Landscapes
- Multi Processors (AREA)
Description
Устройство относится к вычислительной технике и может быть применено в электронике.
Известно устройство- содержащее блок триггеров, элементы И и ИЛИ Ш .
Недостаток известного устройства - $ невозможность решения задачи определения изоморфности графов.
Наиболее близким по технической сущности к предлагаемому является устрой- (θ ство, содержащее блоки памяти, коммутаторы, блоки счетчиков, блоки сравнения, регистры, блоки выделения крайней единицы и блок определения знака разности (2] ... 15
Недостаток этого устройства - невозможность определения изоморфизма ориентированных графов.
Нель изобретения - расширение функциональных возможностей за счет обес- 20 печения учета направленности ребер графа.
Поставленная цель достигается благодаря введению в устройство, содержа2 щее первый блок памяти, первый выход которого соединен с первым входом первого буферного регистра, выход которого подключен соответственно ко входам первого регистра, первого блока выделения крайней единицы, выход первого блока выделения крайней единицы соединен соответственно со вторым входом первого буферного регистра, с первым входом первого, второго и третьего коммутаторов, с первым входом второго буферного регистра и с первым входом второго блока памяти, первый выход которого соединен с первым входом первого блока счетчиков, выход которого подключен к первому входу первого, блока сравнения и ко второму входу второго коммутатора, выход которого соединен со вторым входом первого блока сравнения и с первым входом второго блока сравнения, второй вход которого подключен к выходу второго блока счетчиков, вход которого соединен с первым выходом третьего блока памяти, первый вход которого подклю чен соответственно к выходу третьего коммутатора и ко второму входу второго блока памяти, выход первого блока сравнения соединен со вторым входом третьего коммутатора, выход которого подключен к 5 третьему входу первого буферного регистра и к первому входу первого блока памяти, второй выход которого соединен с первым входом третьего буферного регистра, выход которого соединен со вхо- 10 дом второго блока выделения крайней единицы, первый выход которого подключен ко второму входу третьего буферного регистра, ко второму входу первого блока памяти, к первому входу четвертого ком- 15 мутатора и ко второму входу третьего блока памяти, выход четвертого коммутатора соединен соответственно с треть-* ими входами первого, второго и третьего блоков памяти, второй вход четверто- 20 го коммутатора подключен к выходу второго блока сравнения, второй вход четвертого коммутатора соединен со вторым входом второго буферного регистра и является входом устройства, выход второ- 25 го буферного регистра подключен к четвертому входу первого буферного регистра и ко второму входу первого коммутатора, выход которого соединен с четвертым входом первого блока памяти, выход 30 первого регистра подключен к пятому входу первого буферного регистра, второй выход второго блока выделения крайней ' единицы соединен со входом третьего блока счетчиков, выход которого подключен 35 соответственно к первому входу блока определения знака разности и ко входу второго регистра, выход которого соединен со вторым входом блока определения .знака разности, выходы первого и третьего буферных регистров и второго блока счетчиков являются соответственно выходами устройства, введен.третий регистр, причем вход третьего регистра соединен с выходом третьего буферного регистра, 45 выход третьего регистра подключен к третьему входу третьего буферного регистра, выход первого блока выделения крайней единицы соединен с четвертым- входом второго блока памяти , вы- 50 ход второго блока выделения крайней единицы подключен к четвертому входу третьего блока памяти.
На чертеже представлена схема пред- 55 лагаемого устройства.
Устройство содержит блок 1 памяти, буферные регистры 2, .3 и 4, регистр 5, коммутаторы 6 7, 8 и 9, блоки 10 и выделения крайней единицы, регистр 12, блок 13 сравнения , блок 14 счетчиков, выходы 15 и 16, вход 17, блок 18 счетчиков, регистр 19, блок 20 определения знака разности, блок 21 памяти, блок 22 счетчиков, блок 23 сравнения, блок 24 наличия.
Устройство работает следующим образом.
Перед работой устройства производится занесение исходной информации в блоки 1, 21 и 24 с помощью буферного регистра 2 (в котором в начальный моно выделяет крайнюю единицу, определяя Номер строки в блоках памяти). Информация поступает со входа 17 устройства через коммутатор 6.
В результате в блоках 1, 21 и 24, записываются матрицы исходного разбиения Графов и матрицы смежности первого и второго графов.
Далее производится формирование неотмеченного подмножества предполагаемо изоморфных вершин исследуемых графов. По сигналам от буферного регистра 4 опрашивается блок 1 и образующаяся дизъюнкция разрядов строк инвертируется и записывается в буферный регистр 3. Если в регистре не оказывается ни одной единицы, то производится ветвление какого-либо из подмоножеств. По сигналу от блока 11 выбирается соответствующий столбец в 1 и запоминается в буферный регистр 2. Сигнал от блока 10 через коммутатор 8 выделяет строку в блоке 1, которая запоминается в регистре 3. Пер'вая вершина, отмеченная единицей в буферный регистр 2, отмечается также в регистре 4. Содержимое буферных регистров 2 и 3 запоминается в регистрах 5 и 12.
Далее производится формирование частных локальных степеней вершин относительно выбранных ранее подмножеств по исходящим дугам. При этом проводится последовательный опрос строк блоков в 21 и 24, входящих в выделенное подмножество. Результаты опроса фиксируются в блоках 22 и 14. Затем формируются группы вершин с равными локальными степенями. При этом в блоках 13 и 23 формируется код, в котором единицами отмечены вершины, образующие группу с данной локальной степенью. Эти коды через коммутаторы 6 и 7 поступают в блок 1. При этом получается новое разбиение предполагаемого изоморфизма. Затем возвращается в буферные регистры 2 и 3 содержимое регистров 5 и 12 и выполняется формирование частных локальных степеней по входящим дугам. При этом аналогично проводится последовательный опрос столбцов блоков 21 и 5 24. После получения нового разбиения, в буферные регистры 2 и 3 возвращается содержимое буферных регистров и выполняется формирование частных лекальных степеней по антипараллельным дугам. При 10 этом, в отличие от предыдущего, в блоки 14 и 22 поступает поразряцнаяконъкжция строк и столбцов. После изменений разбиения, производится формирование нового неотмеченного подмножества.' 15
Если числа вершин в выделенных под множествах не равны, то проводится выбор нового варианта ветвления. Если но вый вариант ветвления выбрать -невозможно, то графы не изоморфны.
Если неотмеченных подмножеств нет, то выполняем ветвление. Среди подмно жеств выбираем минимальное по мощности, содержащее более одной вершины.
Если все подмножества содержат по одной ζ вершине, то графы изоморфны. Подстановка изоморфизма определяется единицами блока 1. При выборе минимального подмножества, содержимое регистра 4 переписывается в регистр 2 и проводится последовательное формирование каждого отмеченного подмножества в буферном регистре 3 через блок 1 с помощью блока 10 и коммутатора 8.
Для каждого из подмножества опре деляется его число вершин и выделяется минимальное подмножество с помощью блоков 18,19 и 20.
Далее в выбранных подмножествах. ( каждого графа выделяется по одной вершине, которые предполагаются изоморфными. (При выборе другого варианта ветвления, выбирается ранее не выбранная вершина второго графам Это осуществляется с по- 4 мощью блоков 10 и 11 и коммутаторов 6 и 7, изменяющих содержимое блока 1. Информация из блока 1 и буферных регистров 2, 3 и 4 передается на выходы 15 и 16 устройства. (Выбор, другого , варианта ветвления выполняется после возврата со входа 17 содержимого буферных регистров 2,3 и 4 и блока 1).
Далее производится формирование нового неотмеченного подмножества. Предлагаемое устройство, благодаря наличию нового элемента и новых связей, позволяет решать задачу определения изоморфизма ориентированных графов.
Claims (2)
1.Авторское свидетельство СССР № 468244, кл. Q 06 F 15/20, 1975.
2.Авторское свидетельство СССР
по за вке № 2323377/18-24, 26.11.76
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772540026A SU732879A1 (ru) | 1977-11-04 | 1977-11-04 | Устройство дл определени изоморфизма ориентированных графов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772540026A SU732879A1 (ru) | 1977-11-04 | 1977-11-04 | Устройство дл определени изоморфизма ориентированных графов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU732879A1 true SU732879A1 (ru) | 1980-05-05 |
Family
ID=20731523
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU772540026A SU732879A1 (ru) | 1977-11-04 | 1977-11-04 | Устройство дл определени изоморфизма ориентированных графов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU732879A1 (ru) |
-
1977
- 1977-11-04 SU SU772540026A patent/SU732879A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4071701A (en) | Method of and apparatus for addressing a buffer memory in a transit exchange for synchronous data signals | |
SU732879A1 (ru) | Устройство дл определени изоморфизма ориентированных графов | |
US2991460A (en) | Data handling and conversion | |
GB1104407A (en) | Digital calculating arrangements | |
US3665409A (en) | Signal translator | |
US4197534A (en) | Control apparatus for displaying alphanumeric characters | |
Muravyov et al. | Some structural properties of a formal model of measurement procedure | |
SU651416A1 (ru) | Ассоциативное запоминающее устройство | |
Lallement et al. | Team tournaments and finite elementary codes | |
Lee et al. | On the augmented data manipulator network in SIMD environments | |
SU651489A1 (ru) | Устройство дл выбора информационных каналов | |
SU1054895A1 (ru) | Устройство дл формировани последовательностей временных интервалов | |
SU739594A1 (ru) | Устройство дл отображени информации | |
SU1501035A2 (ru) | Ячейка однородной структуры | |
US3596073A (en) | Control sequence necessary to implement a given operation | |
SU1136159A1 (ru) | Устройство дл управлени распределенной вычислительной системой | |
RU1800475C (ru) | Устройство дл отображени символов на экране электронно-лучевой трубки | |
SU955189A1 (ru) | Устройство дл отображени информации на экране телевизионного индикатора | |
SU1755299A1 (ru) | Устройство дл выбора оптимальных решений | |
SU1233160A1 (ru) | Устройство дл вычислени логических функций | |
SU1654809A1 (ru) | Систолическа структура дл вычислени логических функций | |
RU2092912C1 (ru) | Запоминающее устройство с переключаемой структурой | |
SU1322306A1 (ru) | Устройство дл моделировани графов | |
JPS5856180A (ja) | ベクトル長の算出方式 | |
SU1714609A1 (ru) | Устройство дл формировани теста блока оперативной пам ти |