(54) ДЕЛИТЕЛЬ ЧАСТОТЫ ИМПУЛЬСОВ(54) PULSE FREQUENCY DIVIDER
Быстродействующий де.питель частоты относитс к области вычислитепьно й техники и может быть использован в устройствах цифровой и измерительной техники. Известны делители импульсов, содержащие N jK-триггеров , при этом выход Q последнего триггера соединен с входом всех остальных, а его инверсный выход - с J-ым входом первого Каждый каскад такого делител частоты содер-. жит логические элементы И и элементы, запрета, на входы которых подан управл ющий сигнал 1 . Недостатком такого делител частоты импуль сов вл етс его сложность и низка надежность . Известен также делитель частоты импульсов, содержащий в каждом разр де 0-триггер,Л;-вхо которого соединен с входной шиной, и межразр дные последовательно включенные логические элементы НЕ и И-НЕ в каждом разр де, кроме первого и последнего, один из входов каждого из которых соединен с выходом D-триггера своего разр да, второй вход логического элемен та И-НЕ второго разр да соединен с первым выходом D-триггера первого разр да, а вторые входы логических элементов И-НЕ остальных разр дов соединены соответственно с выходом логического элемента И-НЕ предыдущего разр да, причем О-вход триггера первого разр да соединен с его выходом 2. Недостатками этого делител частоты импульсов вл ютс сложность, большой объем избыточного оборудовани и невозможность использовани промь1щленных D-триггеров, так как дл данного делител частоты необходимы только определенные О-триггерьг, а также низка надежность. Цель изобретени - увеличение надежности и упрощение. Это достигаетс тем, что, в делитель частоты импульсов, содержащий в каждом разр де D-триггер, С-вход которого соединен с входной щиной, к межразр дные последовательно включенные логические элементы FfE и в каждом разр де, кроме первого и последнего, один из входов каждого из которых соединен с выходом D-триггера своего разр да, второй вход логического элемента И-НЕ второго разр да соединен с первым выходом D-триггора первого разр да, а вторые входы логических элементов И-ИЕ остальных разр дов соединены соответственно с выходом логического элемента И-НЕ предыдущего разр да, причем D-вход триггера первого разр да соединен с его выходом, в каждый разр д делител , кроме первого, введен логический элемент 2И-ИЛИ, два входа которого соединены с выходами D-триггера данного разо па, два других входа логического элемента 2ЙИЛИ второго разр да соединены г выходами Ь-триггера первого , два других,входа логических элемент эв 2И-ИДИ остальных разрйдов соединены с; выходами логических элементов НЕ и И-НЁ предыдущего разр да, а выход каждого логического элемента 2 И- ИЛИ подключен к D-входу D-триггера послед ющего разр да. На чертеже представлена структурна эл(ектоическа схема делител частоты импульсов. На схеме: 1 - входна шина, 2,4., геры, 7,8, элементы Й-НЁ, 10,11,12 - логические элементы НЕ, 13,14,15,16 - логические элементы 2И-ИЛИ. Делитель частоты импульсов работает следу ющим образом. Импульсы синхронизации с входной шины 1 поступают на С-входы D-триггеров 2,3,4,5. Первый О-триггер 2 делит частоту входного с нала на 2. При этом на выходе элемента 2ИИЛИ 13 формируетс сигнал управлени D-вх дом второго D-триггера 3, что обеспечивает подготовку D-триггера 3 до прихода импульсов синхронизации на входную щину 1. Аналогией с йгналь на выходах соответствующих элементов 2И-ИЛИ 13,14,15 и 16 подготавливают к срабатыванию соответствую щие D-триггеры 3,4,5,6. Причем дл D-триггера 4 сигнал фор1«Ируетс ::При единичных со ни х первого и второго D-триггеров 2,3 (QI , Qj 1), дл О-триггера 5 - при еди нй«йшсЬстЬй1ш хпергй01Ч$ етьёго триггеров 2-4 (Q,, QJ, Оз 1) и тд. Таким образом, обеспечиваетс подготовка соответствующего разр да к срабатыванию бе оу ц ш сраёАшъгмШ преш т.е. обеспечиваетс высокое быстродействие. Как видно из структурной электрической схемы в каждом разр де избыточными вл ютс элементы И-НЕ, НЕ и элемент 2И-ИЛИ По сравнению с известными устройствами данный делитель частоты импульсов содержитA high-speed frequency gadget belongs to the field of computing technology and can be used in digital and measuring devices. Known pulse splitters containing N jK-flip-flops, while the output Q of the last trigger is connected to the input of all the others, and its inverse output is connected to the Jth input of the first one. Each stage of such a frequency divider contains. there are logical elements And and elements, prohibition, on the inputs of which the control signal 1 is applied. The disadvantage of such a pulse frequency divider is its complexity and low reliability. A pulse frequency divider is also known, containing in each bit a 0-flip-flop, L; -Who is connected to the input bus, and inter-bit sequentially connected logical elements NOT and NAND in each bit, except the first and last, one of the inputs each of which is connected to the output of a D-flip-flop of its own discharge, the second input of the second-order AND-NOT logic element is connected to the first output of the D-flip-flop of the first discharge, and the second inputs of the AND-NOT logical elements of the remaining bits are connected respectively to the output logical element This is NOT the previous bit, and the first trigger's O input is connected to its output 2. The disadvantages of this pulse frequency divider are the complexity, the large amount of redundant equipment and the inability to use promiscuous D-triggers, since this frequency divider is necessary only certain O-trigger as well as low reliability. The purpose of the invention is to increase reliability and simplification. This is achieved by the fact that, in the pulse frequency divider, containing in each bit a D-flip-flop, whose C input is connected to the input width, to the inter-bit sequentially connected logic elements FfE and to each bit, except the first and last, the inputs of each of which are connected to the output of the D-flip-flop of its own discharge, the second input of the second-order NAND gate is connected to the first output of the D-flip-flop of the first bit, and the second inputs of the remaining AND-Ie logic elements are connected to the output logical About the NAND element of the previous bit, the D-input of the first-digit trigger is connected to its output, in each digit of the divider, except for the first one, a logical element 2И-OR is entered, two inputs of which are connected to the D-flip-flop of this bit , the other two inputs of the second element YILI logic gate are connected by the g outputs of the first flip-flop, the other two, the logic element eve 2I-IDI of the other bits are connected to; the outputs of the logic elements are NOT and AND-HE of the previous bit, and the output of each logic element 2 AND- OR is connected to the D input of the D-flip-flop of the last bit. The drawing shows a structural electric (pulse frequency divider circuit. In the diagram: 1 - input bus, 2.4., Hera, 7.8, elements Y-HY, 10,11,12 - logical elements NOT, 13,14, 15.16 - 2I-OR logic elements. The pulse frequency divider works as follows: The synchronization pulses from the input bus 1 arrive at the C inputs of D-flip-flops 2,3,4,5. The first O-flip-flop 2 divides the frequency of the input from by 2. At the output of the element 2ILI 13, the control signal D-in of the second D-flip-flop 3 is generated, which ensures the preparation of the D-flip-flop 3 before the arrival of pulses synchronization to the input bus 1. By analogy with the signal at the outputs of the corresponding elements 2I-OR 13,14,15 and 16, the corresponding D-triggers 3,4,5,6 are prepared for operation, and for D-flip-flop 4 a signal is generated: : For single first and second D-flip-flops 2,3 (QI, Qj 1), for O-flip-flop 5 - for a single “ishstyy1shpernyy $ Ch $ netyogo triggers 2-4 (Q ,, QJ, Oz 1) and td. Thus, the preparation of the corresponding bit for the operation of the playout is obtained. high speed is provided. As can be seen from the structural electrical circuit, in each bit, the redundant elements are the AND-NOT, NOT and the element 2И-OR Compared with the known devices, this pulse frequency divider contains
й:45:;.-«; И й«йЗЗ- ГS: 45:; .- “; And th "yZZ- G