1one
Изобретение относитс к области вычислительнрй техники и может быть использовано дл воспроизведени функций времени в аналоговых модел х и в задающих устройствах аналоговых 5 и аналого-цифровых программных систем автоматическогоуправлени и регулировани .The invention relates to the field of computing technology and can be used to reproduce the functions of time in analog models and in the setting devices of analog 5 and analog-digital software systems for automatic control and regulation.
Известен функциональный генера- . Ю тор, содержащий генератор импульсов, выход которого через делитель частоты соединен со входом реверсивного счетчика, разр дные выходы которого соединены со входами преобра- 15 зовател код-напр жение, выход которого соединен непосредственно с первой схемой совпадени и через анало-, говый инвертор со второй схемой совпадени l . Дешифратор обеспечивает 20 коммутацию схем совпадени , выходы которых подключены -к сумматору, а также выбор коэффициента делени делител частоты, т.е. изменение угла наклона генерируемого напр жени . К 75 недостаткам этого устройства относитс невозможность получени участков с нулевой производной U(t) const в течение длительного (боjee максимального времени переX , . . , ;. .Known functional generation. A torus containing a pulse generator, the output of which is connected via a frequency divider to the input of a reversible counter, the discharge outputs of which are connected to the inputs of a converter, a code-voltage, the output of which is connected directly to the first coincidence circuit and the second match scheme is l. The decoder provides 20 switching of coincidence circuits, the outputs of which are connected to the adder, as well as the choice of the division factor of the frequency divider, i.e. change in the slope of the generated voltage. The disadvantages of this device to 75 are the impossibility of obtaining plots with zero derivative of U (t) const for a long time (more than the maximum time PeX,..;;..
полнени делител частоты) интервала .full frequency divider) interval.
Наиболее близким техническим решением к изобретению вл етс функциональный генератор 2, который содержит дешифратор, делитель частоты , информационный вход которого подключен к выходу генератора импульсов , цифровой блок пам ти, кольцевой регистр сдвига, элементы ИЛИ и И и последовательно включенные реверсивный счетчик, цифроаналоговый преобразователь (ЦАП) и интегратор, выход которого вл етс выходом функционального генератора, а управл квдие входы соединены с соответствующими выходами цифрового блока пам ти и потенциальными входами элементов И группы элементов И, импульсные входы и выходы которых подключены соответственно к выходу элемента задержки и к соответствующим установочным входам делител частоты. Выход делител частоты подсоединен к импульсным входам двух элементов И, потенциальные входы и выходы которых подключены соответственно к выходам триггера реверса и ко входам сложени и вычитани реверсивного счетчика. Выходы кольцевого регистра сдвига подсоеди нены к соответствующим входам цифрового блока пам ти. Однако это устройство не позвол ет воспроизводить участки с нулевой производной, генерировать функции с несколькими экстремумами за перио и генерировать несимметричные -относительно экстремумовфункции. Целью изобретени вл етс расши рение класса воспроизводимых генера тором функций. Эта цель достигаетс тгем, что пр ложенный функциональный генератор с держит блок временных задержек и ан логовый блок пам ти, вход которого соединен с выходом интегратора, а выход подключен к одному из входов первого элемента ИЛИ, подсоединенного выходом ко входу кольцевого рёгистра сдвига, две группы выходов которого подключены к соответствующим группам установочных входов триггера реверса, а треть группа выходов кольцевого регистра сдвига подсоединена к группе входов блока временных задержек, выход которого соединен с другим входом .первого элемента ИЛИ и с одним из входов второго элемента ИЛИ, другой вход и выход которого подключены соответственно к выходу делител частоты и ко входу элемента задержки . Структурна схема функциональног генератора приведена на чертеже. Функциональный генератор содержи генератор 1 импульсов, делитель 2 частоты, группу элементов И 3, элемент ИЛИ 4, элемент 5 задержки, цифровой блок б пам ти, кольцевой регистр 7 сдвига, блок 8 временных задержек, триггер 9 реверса,элемент ИЛИ 10, элементы И 11 и 12, реверсив ный счетчик 13 ЦАП 14, интегратор 15 и аналоговый блок 16 пам ти. Аналоговый блок 16 пам ти содержи амплитудно-импульсные компараторы 17 и элемент ИЛИ 18. Функциональный генератор обеспечивает работу в трех режимах и работает следующим образом. 1. Генерирование участков с Импульсы переполнени делител 2 частоты поступают через элемент И 11 на сложение Б счетчике 13.Чере врем , определенное элементом задержки 5, эти импульсы разрешают, перепись кода блока 6 через элементы И 3 в делитель 2 частоты, обеспе чи1а тем самым требуемый коэффициент делени последнего. Код в счетчике 13 линейно увеличиваетс во в ремени. Ступенчато-линейно измен е с , выходное напр жение преобразовагел 14, а интегратор 15 сглаживает эти ступени. Процесс линейного возрастани иц„„; продолжаетс до момента достижени равенства Uвы)J-I (и - ордината первого узла аппроксимации ) , когда срабатывает компаратор 17 блока 16, настроенный на напр жение U.. Выходной импульс блока 16 через элемент ИЛИ 10 поступает на вход регистра 7, вызыва тем самым по вление сигнала на выходе этого регистра. Этим сигналом из блока б извлекаетс новое значение кода, определ ющее наклон Ugbix. и втором участке аппроксимации . Задержанный импульс переполнени делител 2 частоты разрешает перепись нового значени кода блока б в делитель.2 частоты, и начина с этого момента измен етс частота следовани импульсов, поступающих на вход счетчика 13, т.е. угол наклона и Bbix. 2. Генерирование участков с При очередн&м срабатывании блока 16 сигнал по вл етс на одном из Р,...,Рр, выходов регистра 7, и триггер 9 реверса по соответствующему Кд,...,Rn входу устанавливаетт .е. импульсы с в состо ние переполнени делител 2 частоты поступают теперь через открытый элемент 12 на вычитающий вход счетчика 13. Напр жение и,, линейно убывает. Переход на участок с п О осуществл етс при по влении сигнала на одном из д.,...,Яп выходов регистра 7, когда триггер 9 реверса устанавливаетс в состо ние 1. 3. Генерирование участков с d и вмх ,-, Tt ° При очередном срабатывании блока 16 сигнал по вл етс на одном из j ,...,JP выходов регистра 7, которые не подключены ко входам блока 6, и поступает на блок 8 временных задержек, с выхода которого сигнал на врем длительности участка . еых. Q блокирует по управл ющему входу поступление импульсов генератора 1 на делитель,2 частоты. По окончании блокирующего потенциала на выходе блока 8 временных задержек через. э.лемент ИЛИ 10 сигнал поступает на регистр 7,вызыва по в .ление сигнала на {j , . . ., Jr )+1 ом Выходе последнего, из блока 6 извл:екаетс новое значение кода. Задержанный элементом 5 задержки сигнал блока 8 разрешает перепись нового значени кода в делитель 2 частоты. Количество генерируемых участков определ етс разр дностью регистраThe closest technical solution to the invention is a functional generator 2, which contains a decoder, a frequency divider, whose information input is connected to the output of a pulse generator, a digital memory block, a ring shift register, OR and AND elements and a sequentially connected reversible counter, a digital-analog converter ( DAC) and integrator, the output of which is the output of the function generator, and the control inputs are connected to the corresponding outputs of the digital memory block and potential the inputs of the elements And a group of elements And, the pulse inputs and outputs of which are connected respectively to the output of the delay element and to the corresponding setting inputs of the frequency divider. The output of the frequency divider is connected to the pulse inputs of the two elements AND, the potential inputs and outputs of which are connected respectively to the outputs of the reverse trigger and to the inputs of addition and subtraction of the reversible counter. The outputs of the ring shift register are connected to the corresponding inputs of the digital storage unit. However, this device does not allow reproducing areas with zero derivative, generating functions with several extremes over a period, and generating asymmetric functions relative to extrema. The aim of the invention is to expand the class of functions reproduced by the generator. This goal is achieved by the fact that the applied functional generator holds a block of time delays and an analog memory block whose input is connected to the integrator's output, and the output is connected to one of the inputs of the first OR element connected by the output to the input of the ring shear ring, two groups the outputs of which are connected to the corresponding groups of installation inputs of the reverse trigger, and a third group of outputs of the ring shift register is connected to the group of inputs of the time delay unit whose output is connected to another input ode. first element OR or with one of the inputs of the second element OR, the other input and output of which are connected respectively to the output of the frequency divider and to the input of the delay element. The structural diagram of the functional generator is shown in the drawing. The functional generator contains a generator of 1 pulses, a divider 2 frequencies, a group of elements AND 3, an element OR 4, an element 5 of delay, a digital block of memory, a ring register 7 of shift, a block of 8 time delays, a trigger 9 of the reverse, an element OR 10, the elements of AND 11 and 12, a reversible counter 13 of the D / A converter 14, an integrator 15 and an analog memory block 16. The analog memory block 16 contains amplitude-pulse comparators 17 and the element OR 18. The functional generator operates in three modes and operates as follows. 1. Generation of sections with impulses of overflow of divider 2 frequency is received through element 11 on addition B to counter 13. For the time determined by delay element 5, these pulses are allowed by overwriting the code of block 6 through elements 3 into frequency 2 divider, thereby the required division ratio of the latter. The code in the counter 13 increases linearly in the belt. The stepwise linear variation of e s, the output voltage of the transformer is 14, and the integrator 15 smoothes these steps. The process of linear growth lasts until the achievement of equality Ubas) JI (and is the ordinate of the first approximation node), when the comparator 17 of block 16 is triggered, tuned to the voltage U .. The output pulse of block 16 through the element OR 10 enters the input of register 7, thereby causing the appearance the output of this register. This signal from block b extracts the new code value, which determines the slope of the Ugbix. and the second approximation area. The delayed overflow pulse of the splitter frequency 2 permits the rewriting of the new code value of the block b to the frequency divider 2, and from this moment the pulse frequency arriving at the input of the counter 13 changes, i.e. tilt angle and bbix. 2. Generation of plots with When the block 16 is triggered & m, the signal appears at one of the P, ..., Pp, register 7 outputs, and the reverse trigger 9 on the corresponding Cd, ..., Rn input is set. the pulses from to the overflow state of the divider 2 frequencies now go through the open element 12 to the subtracting input of the counter 13. The voltage and, decreases linearly. The transition to the section with p O takes place when a signal appears on one of the d ..., Yap outputs of the register 7, when the flip-flop 9 of the reverse is set to state 1. 3. Generation of the sections with d and vmh, -, Tt ° At the next triggering of block 16, the signal appears on one of the j, ..., JP outputs of register 7, which are not connected to the inputs of block 6, and arrives at block 8 of time delays, from which the signal goes to the duration of the section. its Q blocks the input of the generator 1 pulses to the divider, 2 frequencies on the control input. At the end of the blocking potential at the output of the unit 8 time delays through. element OR 10 the signal is fed to register 7, causing the signal to increase to {j,. . ., Jr) +1 oh The output of the latter, from block 6, extracts: a new code value is indicated. The block 8 signal delayed by the delay element 5 permits the census of the new code value to the divider 2 frequencies. The number of plots generated is determined by the size of the register.