SU746554A1 - Устройство дл контрол логических блоков - Google Patents

Description

54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ БЛОКОВ

Изобретение относитс  к области автоматики и вычислительной техники и может быть использовано дл  проверки логических схем цифровых узло ЭВМ. Известные устройства l} дл  кон трол  цифровых узлов, содержащие бл ввода, блок пам ти, регистр .настрой ки, коммутатор, блоки сравнени , ин дикации и управлени  и выполн ющие подачу на контролируемый объект сиг налов проверки через специальный коммутатор. Недостатком этих устройств  вл етс  их сложность. Наиболее близким по технической сущности, к изобретению  вл етс  устройство дл  контрол  логических- 6ЛОКО&, содержащее блок регистрации , блок ввода, блок управлени  и блоки формировани  сигналов проверки по числу точек контро л  логического блока. Выход блока регистрации соединен с первым входом блока управлени , первый выход которого сйединен с первыми управл ющими входами блоков формировани  сигналов проверки, подключенных выходами к соответствующим контрольным точкам логического блока, а информационными входами - к соответствующим выходам блока ввода, управл ющий выход которого соединен со вторым .входом блока управлени  . Каждый 6JiOK формировани  сигналов проверки включает элементы И, ИЛИ, триггер состо ни  входа, триггер включени  и схему сравнени , первый вход которой соединен с выходом блока формировани  сигналов проверки, информационные входы которого соответственно подключены к информационным входам первого, второго и третьего элементов И, а первый управл ющий вход - к управл ющим входам первого, второго и третьего элементов и, выход первого элемента И соединен со входом триггера состо ни  входа, подключенного пр мым выходом к первому входу четвертого элемента И, выход которого соединен с первым входом элемента ИЛИ. Выход второго элемента И соединен со входом триггера включени , выход которого подключен ко второму входу четвертого элемента И, первому входу п того элемента И, соединенного выходом со вторым входом элемента ИЛИ, и вторым входом схемы сравнени .

При проверке этим устройством логических блоков, имеющих элементы пам ти, могут возникнуть гоночные  влени  (наличие в данный момент двух или более нестабильных обратных св зей) между элементами пам ти Дл  исключени  этих  влений при проверке логических блоков используют противогоночное кодирование таблиц проверки параметров блока. Противогоночное кодирование заключаетс  в учете временных характеристик сигналов возбуждени  провер емого блока в чередук цихс  наборах,т.е. дл  подавлени  гонок в одной проверке используютс  три набора сигналов возбуждак цих контакты провер емого блока т оторые отличаютс  друг от друга тем, что во втором наборе присутствует сигнал искусственйый синхронизации , последний воздействует на те или иные элементы пам ти логического блока.

Наличие избыточных наборов при проверке логических блоков, имекадих элементы пам ти, увеличивает врем  проверки.

Целью изобретени   вл етс  сокращение времени проверки.

Поставленна  цель достигаетс  тем, что в предложенном устройстве каждый блок формировани  сигйШЬв проверки введены триггер синхронизации и шестой элемент И,соединенный первым входом с выходом схемы сравнени , а вторым - с инверсным выходом триггера синхронизации и третьим взсЬдом четвертого элемента

О 0.

и. Выход третьего - элемента И соединен со входом триггера синхронизации , пр мой выход которого подключен ко второму входу п того эле .чента И. Инверсный выход триггера состо ни  входа подключен к третьем входу элемента ИЛИ, выход которого соединен с первым входом схемы сравнени . Третий вход п того элемента и выход шестого элемента И  вл ютс  соответственно вторым управл к цим входом и индикаторным выходом блока формировани  сигналов проверки, которые соответственно подключены ко второму выходу блока управлени  и соот1ветствую цему входу блока регистрации .

На чертеже показана структурна  схема устройства.

Оно содержит блоки 1 формировани  сигналов проверки, триггер 2 состо ни  входа, триггер 3 включени , элементы И 4-9, триггер 10 синхронизации, элемент ИЛИ 11, схему 12 сравнени , блок 13 регистрации , блок 14 управлени .

Устройство работает следующим образом.

Блоки возбуждают определенные входные контакты контролируемого блока 15 и производ т сравнение реакции схемы в соответствии с поступающими от блока ввода (на чертеже не показан) сигналами тестовой программы и эталонными реакци ми.

Сигналами из блока ввода через элементы И 4-6 на триггерах 2,3,10 каналов 1 могут устанавливатьс  код в соответствии с таблицей.

Режим сравнени  сигнала реакции на контакте провер емого блока с эталонным сигналом О

Режим сравнени  сигнала реакции на контакте провер емого блока с эталонным сигналом 1

возбуждение контакта провер емого блока сигналом О

Возбуждение контакта провер емого блока сигналом

Возбуждение контакта провер емого блока сигналом синхронизации Выходы элементов ИЛИ 11 блоков соедин ютс  с соответствующими контактами блока 15. Если контакты блока 15  вл ютс  выходными (нулевое состо ние триггеров 2), то выходные сигналы с элементов ИЛИ 11 образуют с сигналами на контактах блока 15 функцию монтажное И .(эле мент дот), При этом единичные значе ни  сигналов на выходах элементов ИЛИ 11, обусловленные поступлением на вход элементов ИЛИ 11 единичных сигналов с инверсных выходов триг-геров 2, подавл ютс  значением выходных сигналов реакции блока 15, т.е. на схемы 12 сравнени  поступают сигналы реакции блока 15. Временные характеристики синхросигналов определ ютс  сигналами с блока управлени  14 на входах п тых элементов И блоков 1. Элементы И 9 блоков 1 блокируют ложные сбои при возбуждении контактов блока 15 синхросигналами. Блоки ровка осуществл етс  нулевыми значе ни ми сигналов, поступающих с инверсных выходов триггеров 10. Схемы 12 сравнени  необходимы дл  сравнени  сигналов на контактах блока 15 с эталонными сигналами на пр мых выходах соответствующих триг геров 2, причем осуществл етс  срав нение как выходных, так и входных сигналов провер емогоблока 15. Сра нение входных сигналов блока 15 показывает возможные замыкани  контак тов этого блока между собой. В этом случае входные сигналы с выходов элементов ИЛИ 11 образуют с сигналами замыкани  контактов монтажное И, и блок 13 регистрации сбоев фиксирует неисправность в блоке 15. Таким образом, устройство обеспе чивает ускоренный по сравнению с прототипом контроль логических схем Формула Изобретени  Устройство дл  контрол  логически блоков, содержащее блок регистрации блок ввода, блок управлени  и блоки формировани  сигналов проверки по числу точек контрол  логического блок а ,выход-. блока регистраци.и оединен с первьЕГ ходом блока, управлени  jje gBbift 1нход::;5ет рого153 ине -тгпервыми управл ющйьет входами блоков формировани  сигналов проверки/подключенных вы содами к соответствуйщим контрольным точкам логического блока а информационными входами - к соот fSS - - ветствующим выходам блока ввода,управл ющий выход которого соединен со втоЕ№1 входом блока управл ени ,причем каждый блок формировани  сигналов проверки включает элементы И,ИЛИ, триггер состо ни  входа, триггер включени  и схему сравнени , первый вход которой соединен с выходом блока формировани  сигналов проверки, информационные входы которого соответственно подключены к информационным входам первого, второго и третьего элементов И, а первый управл ющий вход - к управл ющим входам первого, второго и третьего элементов И, выход первого элементами соединен со входом триггера состо ни  входа, подключенного пр мым выходом к первому входу четвертого элемента И, выход которого соединен с перйым входом элемента ИЛИ, выход второго элемента И соединен со входом триггера включени , выход которого подключен ко второму входу четвертого элемента И, первому входу п того элемента И, соединенного выходом со вторым входом элемента ИЛИ, и вторым входом схему сравнени , о т л и ч а ющ ё ё с   тем, что, с цель сокращёНй1й р| ё1 1ёнйпроверки, в каждый блок формировани  сигналов проверки введены триггер синхронизации и Шестой элемент И,соединенный первым входом с выходом . схемы сравнени , а вторым - с инверсным выходом триггера синхронизации и третьим входом четвертого элемента И, выход третьего элемента И соединен, со входом триггера синхронизации , пр мой выход которого подключен ко второму в-ходу п того элемента И, инверсный выход триггера состо ни  входа подключен к третьему входу элемента ИЛИ, выход которого соединен с первым входомчсхемы сравнени , третий вход п того элемента И и выход шестого элемента И  вл ютс  соответственно вторым управл ю1Цим4 -- входом и индикаторным выходом блока формировани  сигналов проверки, которые соотве-гственно подключены ко . второму выходу gjfoilg, управлени  и соответсУвуквдёну .pST CTрации . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР 354415, кл. G Об F 11/00, 1970, 2.Авторское свидетельство СССР по за вке № 2382083/18-24, кл, G Об F 15/46, 1976 (прототип).

,.

,i(d. . : p-4fti .(71

I

.:-nJ

1Щ,

Claims (1)

1. Формула -изобретения

   Устройство для контроля логических блоков, содержащее блок регистрации, блок ввода, блок управления и блоки формирования сигналов проверки по числу точек контроля логического блок а ,_выход·. блока регистрации ^соединен с первым входом блока, управления, первый выход-п?^,б¥орого1ед^инен~чг^~' первыми управляющий! входами блоков формирования сигналов проверки;подключенных выходами к соответствующим контрольным точкам логического блока, а информационными входами — к соот- .

   ветствующим выходам блока ввода,управляющий выход которого соединен со вторым входом блока управления,причем каждый блок формирования сигналов проверки включает элементы И,ИЛИ, триггер состояния входа, триггер включения и схему сравнения, первый вход которой соединен с выходом блока формирования сигналов проверки, информационные входы которого соответственно подключены к информационным входам первого, второго и третьего элементов И, а первый управляющий вход — к управляющим входам первого, второго и третьего элементов И, выход первого элемента'И соединен со входом триггера состояния входа, подключенного прямым выходом к первому входу четвертого элемента И, выход которого соединен с первым входом элемента ИЛИ, выход второго элемента И соединен со входом триггера включения, выход которого подключен ко второму входу четвертого элемента И, первому входу пятого элемента И, соединенного выходом со вторым входом элемента ИЛИ, и вторым входом схемы сравнения, от л и ч а ющ е е с я тем, что, с целью сокращения времени проверки, в каждый блок формирования сигналов проверки введены триггер синхронизации и шестой элемент И,соединенный. первым входом с выходом . схемы сравнения, а вторым — с инверсным выходом триггера синхронизации и третьим входом четвертого элемента' И, выход третьего элемента И соединен, со входом триггера синхронизации, прямой выход которого подключен ко второму в-ходу пятого элемента И, инверсный выход триггера состояния входа подключен к третьему ,· входу элемента ИЛИ, выход которого | соединен с первым входом схемы сравнения, третий вход пятого элемента И и выход шестого элемента И являют- ] ся соответственно вторым управляющим» входом и индикаторным выходом блока формирования сигналов проверки, ко- ^! торые соответственно' подключены ко. ‘ второму выходу блока управления и с оотв етствующему в ходублок а.рёгист- I грации.