SU737948A1 - Веро тностное суммирующее устройство - Google Patents

Description

(54) ПСЕВДОСТОХАСТИЧЕСКОЕ СУМГ ИРУЮЦЕЕ 1 Изобретение относитс  к области вычислительной техники и может бьать использовано в стохастических вычис тельных машинах дл  сложени  чисел, представленных в двоичной форме. Известны устройства дл  сложени  вычитани , работающие по вёро тност но-импульсному принципу 1. Однако быстродействие этих устройств ограничено. Наиболее.совершенным  вл етс  веро тностное суммирующее устройство , содержащее по числу слагаемых п-разр дные ре,гистры,. группы коммутаторов ,-первые ВХОДЫ каждой группы коммутаторов соединены с выходами одноименного п-разр дного регистра, К - входовой элемент ИЛИ, выход которого подключен к счетн.ому входу счетчика, и первую группу элементов И 2 . В этом устройстве исходные числа представл ющие суммируемые числа, преобразуютс  в случайные последовательности с веро тностью по влени  импульса, пропорциональной исходным числам. Указанный метод кодаровани  позвол ет примен ть дизъю ктор дл  сложени  двоичных чисел. УСТРОЙСТВО что существенно упрощает схему суммирующего устройства. Однако при представлении суммирующий чисел случайны «и последовательност мц точность вычислений находитс  В зависимости от длины декодируемой последовательности, представл ющей результат вычислений. Поэтому достижение высокой точности результата вычислений приводит к значительному снижению быстродействи  устройства. Цель изобретени  - повьаиение быстродействи . Поставленна  цель достигаетс  тем, что устройство содержит вторую группу элементов И, группу элементов ИЛИ, группу сумматоров по модулю два, дешифратор и п-разр дный СДВИГОВЫЙ регистр с обратной св зью, единичный ВЫХОД старшего разр да которого соединен со вторыми входами . первых коммутаторов каждой группы, единичные выходы других разр дов СДВИГОВОГО регистра с обратной св зью подключены соответственно к одним входам первой группы элементов и другие ВХОДЫ каждого из которых соединены с нулевыми выходами одноименного и Bfcex предыдущих разр дов сдвигового регистра с .обратной св зью, выходы элементов И первой группы подключены соответственно ко вторым входам коммутаторов, .кроме первых, выход элемента И младшего разр да первой группы соединен с управл ющим входом счетчика , взсод каждого элемента ИЛИ соединен соответственно с выходом соответствующего коммутатора, выход каждого элемента ИЛИ подключен к первому входу соответствующего элемента И второй группы, выходы которых подключены ко входам К-входового ;. элемента ИЛИ, вторые входы элементов И второй группы через дешифратор соединены с вьаходами сумматоррд по модулю два, первый вход каждого ,из которых соединен с единичным выходом соответствующего разр да сдвигового регистра с обратной св зью, йторой вход каждого сумматора по модулю два подключен к единичному выходу последующего разр да сдвигового регистра с обратной . св зью...

Блок-схема устройства приведена на чертеже, .

Устройство содержит п-разр дные регистры 1 по числу; слагаемых, едйм .говый- регистр с обратной св зью 2, группу элементов ИЗ, группу коммутаторов 4, группу элементов. 5ИЛИ, группу сумматоров по модулю два б дешифратор 7,группу элементов И 8,Квходовой элемент 9 ИЛИ и счетчик 10 Выходы сдвигового регистра 2 подключены ко входам сумматоров по модулю два б и через элементы .3 И - ко вторым входам коммутаторов 4. Йервые входы коммуматоров 4 соединены с выходами п-разр днйх регистров 1. Выходы коммуматоров 4 через элементы 5 ИЛИ подключены к первым входам элементов 8 И, вторые входы KOTOfaax через дешифратор 7 подключены к выходам сумматоров по модулю два б, а выходы элементов 8 и соединены со входами К-входоворо элемента 9 ИЛИ,выход которого соединен со счетным входом Суетчика 10.

Устройство работает следующим образом

С помощьИ сдвигового регистра с обратной св зью 2, группы элементов 3 И, группы коммутаторов 4 и группы элементов 5 ИЛИ двоичные коды чисел, содержащиес  в регистрах 1, преобразуютс  в К псевдослучайных последователей , математическое ожидание каждой из которых пропорционально соответствующему .J суммируемому i числу.

С помощью сдвигового регистров 2, ;сумматоров по модулю два 6, дешифратора 7 и элементов 8 И образуютс  К несовместных в одном такте псевдослучайных последовательностей, мате (матическое ожидание каждой из которых пропорционально произведению соответствуюЕдего суммирующего числа на весовой коэффициент 2, где 1. -.  вл етс  целой частью . 5 .Операци  сложени  псевдослучайных последовательностей выполн етс  К-входовым элементом-ИЛИ, к выходу которого подключен счетчик 10, коммутируемый на максимальный период

Q сдвигового регистра 2- и воспроизвод щий в двоичном коде результат операции сложе.нй  К двоичных чисел.

Применение сдвигового регистра С линейной обратной св зью, элементов И, а также сумматоров по модулю

два, подключенных к дешифратору, дает -возможность представлени  двоичных чисел несовместными псевдослучайными тактированными последовательнОст ми , имеющими период длиной .2 -1 тактов, что позвол ет производить операцию сложени  К двоичных чи-сёл с помощью К-входового элемента ИЛИ за тактов (п .число разр дов двоичных чисел и сдви5 ГОЕОГо регистра), при этом погрешность результата вычислений не превышает величины 2 ,

При заданной точности вычислений, определ ющей разр дность, быстродейQ ствие данного устройства превышает

быстродействие известных псевдостохастических устройств.

Claims (1)

1. Формула изобретени 

   Псевдостохастическое суммирующее устройство, содержащее по числу слагаемых п- разр дные регистры, группы коммутаторов, первые входы каждой группы коммутаторов соединены с.выходами одноименного п-разр дного регистра, К-входовой элейент ИЛИ, выход которого подключен к счетному входу счетчика, и пер .вую группу элементов И, о т л и ч а ю5 щ е е с   тем, что, с целью повышени  быстродействи , в него введены втора  группа элементов И, группа элементов ИЛИ, группа сумматоров по модулю два, дешифратор и п-разр дQ ный сдвиговый р(эгистр с обратной .св зью, единичный выход старшего разр да которого соединен со вторыми входами первых коммуматоров каждой группы, единичные выходы других разр дов сдвигового регистра с обратной св зью подключены соответственно к одним входам первой группы элементов И, другие входы каждой из которых соединены с нулевылш выходами 1бдноименного и всех предыдущих разр дов сдвигового регистра с обратной св зью, выходы элементов И первой группы подключены соответственно ко вторым входам коммутаторов кроме первых, выход элемента И

   5 младшего разр да первой группы сое