SU734691A1 - Устройство дл контрол схем цифровых вычислительных машин - Google Patents

Description

1

Изобретение относитс  к вычислительной технике, в частности к устройствам тестового контрол  цифровых схем.

Известно устройство дл  проверки функционировани  схем, содержащее блок ввог да, блок входных и выходных эталонных сигналов , коммутатор, контрольный регистр, блок сравнени  и блок индикации 1.

Наиболее близким к изобретению по технической сущности и функциональным возможност м  вл етс  устройство дл  контрол  схем цифровых вычислительных машин, содержащее анализируемую схему, блок ввода , регистр аадани , блок управлени , блок сравнени , блок управлени , блок индикации блок эталонов, компаратор-преобразователь, при этом выход блока выарда соединен со входом регистра задани  и блока управлени , второй вход которого соединен с выходом блока сравнени , второй выход блока сравнени  соединен со входом блока индикации, выходы блока управлени  соединены соответственно со входами регистра задани , блока ввода и блока индикации, выход регистра задани  соединен со вторым входом блока сравнени , второй выход регистра задани  соединен со входом компаратора-преобразовател , выход которого соединен со входом блока сравнени , второй вход преобразовател  и третий вход компаратора-преобразовател  соединен с соответствующими выходами блока управлени И. 5Недостаток известного устройства состоит в том, что оно не может контролировать амплитудно-временные параметры и фор . мулу анализируемых сигналов.

Цель изобретени  - расщирение функциональных возможностей за счет контрол 

10 амплитудно-временных параметров и формы сигналов.

С этой целью в устройство дл  контрол  схем цифровых вычислительных мащин, содержащее регистр тестовых сигналов, блок сравнени , блок управлени , блок индикации,

IS блок ввода, блок вывода, причем вход блока ввода подключен к первому выходу блока управлени , второй выход которого соединен с первым входом регистра тестовых сигналов , второй вход которого соединен с выходом блока ввода, с первым входом блока управлени  и с первым входом блока сравнени , второй вход блока сравнени  подключен к третьему выходу блока управлени , второй вход которого соединен с четвертым выходом блока сравнени , второй выход которого подключен к первому входу блока вывода, второй вход блока вывода соединен с п тым выходом блока управлени , третий вход блока вывода соединен с первым входом блока индикации, второй вход которого подключен к третьему выходу блока сравнени , третий вход блока индикации подключен к четвертому выходу блока управлени , введены блок кодировани , многоканальный коммутатор и регистр адреса, причем первый вход регистра адреса соединен со вторым входом регистра тестовых сигналов , выход которого подключен к первому входу многоканального коммутатора, второй вход которого соединен с выходом контролируемой схемы, вход которой подключен к первому выходу многоканального коммутатора , третий вход многоканального коммутатора подключен к выходу регистра адреса и к первому входу блока индикации, второй вход регистра адреса соединен с шестым выходом блока управлени , седьмой выход которого соединен с первым входом блока кодировани , второй вход которого соединен со вторым выходом многоканального коммутатора , первый выход блока кодировани  подключен к третьему входу блока управлени , второй выход блока кодировани  соединен со вторым входом блока сравнени . Блок кодировани  содержит квантователь-распределитель , первый блок пам ти, мультиплексор, второй блок пам ти и аналого-цифровой преобразователь, причем первый вход квантовател -распределител   вл етс  вторым входом блока кодировани , второй вход квантовател -распределител  подключен к первому выходу второго блока пам ти, второй выход которого  вл етс  первым выходом блока кодировани , третий выход второго блока пам ти соединен с первым входом первого блока пам ти, второй, третий и четвертый входы которого подключены соответственно к первому, второму и третьему выходам квантовател -распределител , четвертый выход которого соединен с первым входом второго блока пам ти, второй вход которого  вл етс  первым входом блока кодировани , третий вход второго блока пам ти соединен с первым выходом мультиплексора , второй выход которого соединен с первым входом аналого-цифрового преобразовател , второй вход которого подключен к четвертому выходу второго блока пам ти, п тый выход которого соединен с первым входом мультиплексора, второй, третий и четвертый входы которого соединены соответственно с первым, вторым и третьим входами первого блока пам ти, выход аналого-цифрового преобразовател   вл етс  вторым выходом блока кодировани . На фиг. 1 представлена блок-схема предложенного устройства; на фиг. 2 - блок-схема кодировщика контролируемых сигналов. Устройство дл  контрол  цифровых схем цифровых вычислительных машин содержит блок 1 ввода, регистр 2 тестовых сигналов, регистр 3 адреса, многоканальный коммутатор 4, блок 5 сравнени , анализируемую схему 6, блок 7 управлени , блок 8 индикации, блок 9 вывода и блок 10 кодировани  контро лируемых сигналов. Блок 10 кодировани  контролируемых сигналов состоит из квантовател -распределител  11 на m выходов, блока 12 пам ти, мультиплексора 13 m аналоговых сигналов, аналого-цифрового преобразовател  14 и схемы 15 управлени . Блок 12 пам ти содержит m аналоговых запоминающих элементов 16. Блок 1 ввода предназначен дл  ввода информации , необходимой дл  анализа схем;. регистр 2 тестовых сигналов - дл  генерации тестовых сигналов в соответствии с программой испытаний; регистр 3 адреса - дл  хранени  и выдачи на много-канальный коммутатор 4 адресов входных и выходного контактов анализируемой схемы 6 при очередном цикле контрол ; многоканальный коммутатор 4 - дл  коммутации выходов ре- . гистра 2 тестовых сигналов на соответствующие входные контакты анализируемой схемы 6, а также контролируемого выходного контакта анализируемой схемы 6 на блок 10 кодировани  контролируемых сигналов в каждом цикле контрол ; блок 5 сравнени  - дл  сравнени  кодов контролируемого сигнала анализируемой схемы 6 с эталонными кодами, поступающими из блока 1 ввода. Блок 7 управлени  вырабатывает управл ющие сигналы и синхронизирует работу всего устройства в зависимости от сигналов, поступающих на него из блока 1 ввода, блока 5 сравнени  и блока 10 кодировани  контролируемых сигналов. Блок 8 индикации предназначен дл  индикации результатов контрол , а блок 9 вывода - дл  вывода номеров выходных контактов анализируемой схемы 6 в случае несовпадени  кодов контролируемого сигнала с эталонными кодами, а также дл  получени  и вывода эталонных кодов при подключении к устройству эталонной схемы. Квантователь-распределитель 11 предназначен дл  квантовани  контролируемого сигнала по времени на m уровней и распределени  квантованных уровней в m аналоговых запоминающих элементов 16 блока 12 пам ти. Блок 12 пам ти состоит из ш аналоговых запоминающих элементов 16, предназначенных дл  хранени  квантованных по времени уровней контролируемого сигнала. Мультиплексор 13 m аналоговых сигналов предназначен дл  поочередной передачи m квантованных по времени уровней контролируемого сигнала на аналого-цифровой преобразователь 14, который предназначен дл  кодировани  квантованных по времени уровней контролируемого сигнала.

Схема 15 управлени  предназначена дл  управлени  и синхронизации блока 10 кодировани  контролируемых сигналов в соответствии с командами блока 7 управлени .

Устройство работает следующим образом .

Тестова  и эталонна  информаци  записываютс  на перфоленту. Вс  программа состоит из п подпрограмм (циклов), п выби раетс  из услови  полного контрол  анализируемой схемы 6. Кажда  подпрограмма разбита на два массива. Первый массив состоит из тестовой информации, в которой задаютс  номера входных контактов анализируемой схемы 6, адреса формирователей тестовых сигналов из регистра 2 тестовых сигналов , которые необходимо подключить ко входным контактам анализируемой схемы 6, а также номер ее выходного контакта, который подключаетс  к блоку 10 кодировани  контролируемых сигналов, т. е. первый массив содержит информацию о необходимых коммутаци х. Второй массив состоит из эталонной информации и содержит ш кодов контролируемого сигнала.

Программа проверки схемы начинаетс  с кода «Начало программы. По этому коду блок 7 управлени  устанавливает устройство в исходное состо ние. Затем вводитс  тестова  информаци , котора  в зависимости от признака, записанного на носителе, поступает в регистр 2 тестовых сигналов и в регистр 3 адреса соответственно. В соответствии с поступающей информацией в регистре 2 тестовых сигналов происходит подготовка выбранных формирователей тестовых сигналов . Многоканальный коммутатор 4 обеспечивает необходимые коммутации в соответствии с информацией, записанной в регистр 3 адреса. По окончании ввода тестовой информации из блока 1 ввода поступает код «Конец коммутации. По этому коду блок 7 управлени  вырабатывает команду, разрещающую выдачу тестовых сигналов из регистра 2 тестовых сигналов через многоканальный коммутатор 4 на входные контакты анализируемой схемы 6, запускают схему 15 управлени  блока 10 кодировани  контролируемых сигналов и дает команду на блок 1 ввода дл  ввода на первый вход блока 5 сравнени  первого из m эталонных кодов контролируемого сигнала. Выходной сигнал с контролируемого контакта анализируемой схемы 6 через многоканальный коммутатор 4 поступает на квантователь-распределитель 11 блока 10 кодировани  контролируемых сигналов. Квантователь-распределитель И, управл емый схемой 15 управлени , производит квантование по времени контролируемого сигнала на m уровней и распредел ет и записывает m полученных квантованных уровней в m аналоговых запоминающих элементах 16 блока 12 пам ти. Затем квантователь-распределитель 11 через схему 15 управлени  подает сигнал на мультиплексор

13 m аналоговых сигналов, который подключает вход аналого-цифрового преобразовател  14 к выходу первого аналогового запоминающего элемента 16. Аналого-цифровой преобразователь 14 выдает на второй вход блока 5 сравнени  код первого квантованного уровн  контролируемого сигнала. При сравнении эталонного и контролируемого кодов блок 5 сравнени  выдает сигнал, по которому блок 7 управлени  разрещает ввод на блок 5 сравнени  следующего эталонного кода и через схему 15 управлени  и

10 мультиплексор 13 m аналоговых сигналов подключает на вход аналого-цифрового преобразовател  14 выход следующего аналогового запоминающего элемента 16 и так далее гп раз.

Если контролируема  схема по данной

5 подпрограмме работает правильно, блок 7 управлени  вырабатывает команду дл  считывани  следующей подпрограммы и цикл работы устройства повтор етс .

По окончании всей программы провер0 ки блок 7 управлени  вырабатывает сигнал годности анализируемой схемы 6, который поступает в блок 8 индикации и высвечивает табло «Годен.

В случае несоответстви  логического функционировани  либо заданных параметров

S анализируемой схемы 6 в соответствии с программой блок 7 управлени  вырабатываем сигнал, останавливающий дальнейшую проверку схемы. Этот сигнал поступает в блок 8 индикации, который высвечивает табло

0 «Брак и номер контакта анализируемой схемы 6, по которому произощел сбой. По этому же сигналу блок 9 вывода производит вывод на печать адреса выходного контакта анализируемой схемы 6, по которому произощел сбой. По окончании вывода блок 7 уп5 равлени  вырабатывает команду, по которой устройство переходит к контролю анализируемой схемы 6 по следующей подпрограмме .

Устройство позвол ет получать эталон0 ные коды контролируемых сигналов. Дл  это го к устройству подключаетс  эталонна  анализируема  схема 6, а к блоку 9 вывода - перфоратор.

Введение кодировщика контролируемых

Claims (2)

1. 5 сигналов, состо щего из квантовател -распределител  на гп выходов, блока пам ти, содержащего m аналоговых запоминающих элементов, мультиплексора m аналоговых сигналов, аналого-цифрового преобразова0 тел  и схемы управлени , выгодно отличает предлагаемое устройство от известных, которые провер ют анализируемые схемы на наличие или отсутствие сигнала или контролируют величину амплитуды сигналов в заданных допусках. Предлагаемое устройство производит квантование по времени контролируемого сигнала на m дискретных уровней и кодирует каждый уровень цифровым кодом. Таким образом, по каждому контролируемому сигналу предлагаемое устройство выдает m цифровых-кодов,,которые содержат полную информацию об амплитудновременных характеристиках и форме данного сигнала.. В итоге значительно увеличиваетс  объем контрол  и повышаетс  его качество . Формула изобретени  /.Устройство дл  контрол  схем цифровых вычислительных машин, содержаш,ее регистр тестовых сигналов, блок сравнени , блок управлени , блок индикации, блок ввода , блок вывода, причем вход блока ввода подключен к первому выходу блока управлени , второй выход которого соединен с первым входом регистра тестовых сигналов, второй вход которого соединен с выходом блока ввода, с первым входом блока управлени  и с первым входом блока сравнени , второй вход блока сравнени  подключен к третьему выходу блока управлени51, второй вход которого соединен с первым выходом блока сравнени , второй выход которого подключен к первому входу блока вывода, второй вход блока вывода соединен с п тым выходом блока управлени , третий вход блока вывода соединенс первым входом блока индикации, второй вход которого подключен к третьему выходу блока сравнени , третий вход блока индикации подключен к четвертому выходу блока управлени , отличающеес  тем, что, с целью расширени  функциональных возможностей за счет контрол  амплитудно-временных параметров и формы сигналов, в устройство введены блок кодировани , многоканальный коммутатор и регистр адреса, причем первый вход регистра ад реса соединен со вторым входом регистра тестовых сигналов, выход которого подключен к первому входу многоканального коммутатора , второй вход которого соединен с выходом контролируемой схемы, вход которой подключен к первому выходу многоканального коммутатора, третий вход многоканального коммутатора подключен к выходу регистра адреса и к первому входу блока индикации , второй вход регистра адреса соединен с шестым выходом блока управлени , седьмой выход которого соединен с первым входом блока кодировани , второй вход которого соединен со вторым выходом многоканального коммутатора, первый выход блока кодировани  подключен к третьему входу блока управлени , второй выход блока кодировани  соединен со вторым входом блока сравнени . 2. Устройство по п. 1, отличающеес  тем, что блок кодировани  содержит квантователь- .распределитель, первый блок пам ти, мультиплексор, второй блок пам ти и аналого-цифровой преобразователь, причем первый вход квантовател -распределител   вл етс  вторым входом блока кодировани , второй вход квантовател -распределител  подключен к первому выходу второго блока пам ти , второй выход которого  вл етс  первым выходом блока кодировани , третий выход второго блока пам ти соединен с первым входом первого блока пам ти, второй, третий и четвертый входы которого подключены соответственно к первому, второму и третьему выходам квантовател -распределител , четвертый выход которого соединен с первым входом второго блока пам ти, второй вход которого  вл етс  первым входом блока кодировани , третий вход второго блока -пам ти соединен с первым выходом мультиплексора , второй выход которого соединен с первым входом аналого-цифрового преобразовател , второй вход которого подключен к четвертому вь1ходу второго блока пам ти, п тый выход которого соединен с первым входом мультиплексора, второй, третий и четвертый входь которого соединены соответственно с первым, вторым и третьим выходами первого блока пам ти, выход аналого-цифрового преобразовател   вл етс  вторым выходом блока кодировани . Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 354416, кл. G 06 F 11/00.
2. 2. Авторское свидетельство СССР № 378852, кл. G 06 F 11/00.