SU721900A1

SU721900A1 - Trigger circuit setting arrangement

Info

Publication number: SU721900A1
Application number: SU772488785A
Authority: SU
Inventors: Станислав Андреевич Поволоцкий; Лев Сергеевич Бугров
Original assignee: Предприятие П/Я А-7501
Priority date: 1977-05-27
Filing date: 1977-05-27
Publication date: 1980-03-15

Description

навливающие соответствующие триггерные элементы пам ти в единичное состо ние 2.Pouring the corresponding trigger memory elements into a single state 2.

Недостатком известного устройства вл етс то, что длительность сигнала обнулени и сигуала установки выбираетс с учетом максимально возможных задержек элементов и различных дестабилизирующих факторов, что увеличивает врем установки триггерных элементов пам ти в новое состо ние .A disadvantage of the known device is that the duration of the zeroing signal and the installation sigual is selected taking into account the maximum possible element delays and various destabilizing factors, which increases the installation time of the trigger memory elements to a new state.

Целью изобретени вл етс уменьщение времени установки триггерных элементов пам ти .The aim of the invention is to reduce the installation time of the trigger memory elements.

Поставленна цель достигаетс тем, что в устройство управлени установкой триггерных схем, содержащее шины данных, шину обнулени , триггерные элементы пам ти, управл ющий RS-триггер, элемент И, элемент ИЛИ и дешифратор, входами соединенный с инверсными выходами триггерных элементов пам ти, входы R которых соединены с выходом элемента И, причем первый вход последнего соединен с инверсным выходом управл ющего RS-триггера, вход R которого соединен с выходом элемента ИЛИ, введены дополнительные элементы И по количеству триггерных элементов пам ти, а в элементе ИЛИ - дополнительный вход, причем выходы дополнительных элементов И соединены соответственно с входами S триггерных элементов пам ти, первые входы дополнительных элементов И соединены с пр мым выходом управл ющего RS-триггера, S-вход которого соединен с выходом дешифратора, щины данных подключены соответственно к вторым входам дополнительных элементов И к входам элемента ИЛИ, выход которого соединен с вторым входом элемента И, щина обнулени соединена с дополнительным входом элемента ИЛИ.The goal is achieved by the fact that the control device for the installation of trigger circuits containing data buses, zeroing bus, trigger memory elements, control RS-trigger, AND element, OR element and decoder, inputs connected to the inverse outputs of the trigger memory elements, inputs R which are connected to the output of the element AND, the first input of the latter is connected to the inverse output of the control RS-flip-flop, the input R of which is connected to the output of the element OR, additional elements AND are introduced by the number of trigger elements in the memory, and in the OR element - an additional input, the outputs of the additional elements And are connected respectively to the inputs S of the trigger memory elements, the first inputs of the additional elements And are connected to the direct output of the control RS-trigger, the S input of which is connected to the output the decoder, the data lines are connected respectively to the second inputs of the additional AND elements to the inputs of the OR element, the output of which is connected to the second input of the AND element, the zeroing threshold is connected to the additional input of the OR element.

На чертеже представлена схема предлагаемого устройства и прин ты следующие обозначени : 1-1, 1-2, 1-3 - триггерные элементы пам ти, 2 - дещифратор, 3 - элемент И, 4 - управл ющий RS-триггер, 5 - элемент ИЛИ, 6-1, 6-2, 6-3 элементы И, 7 - шина обнулени и 8 - шины данных.The drawing shows the scheme of the device proposed and the following notation is used: 1-1, 1-2, 1-3 are trigger memory elements, 2 is decryptor, 3 is element AND, 4 is control RS-trigger, 5 is element OR , 6-1, 6-2, 6-3 And elements, 7 - zero bus and 8 - data bus.

Инверсные выходы триггерных .элементов пам ти соединень с входами дешифратора , выходом соединенного с S-входом управл ющего триггера 4, R-вход которого соединен с выходом элемента ИЛИ 5 и с входом элемента И 3. Выход последнего подключен к R-входам триггерных элементов пам ти 1-1, 1-2, 1-3, S-входы которых соединены соответственно с выходами элементов И 6-1, 6-2 и 6-3. Первые входы элементов И 6-1, 6-2, 6-3 соединены с пр мым выходом управл ющего RS-триггера 4, а вторые входы - с шинами 8 данных, которые соединены с входами элемента ИЛИ. Дополнительный вход элемента ИЛИ соединен с шиной обнулени 7, инверсный выход управл ющего RS-триггера 4 - с вторым входом элемента И 3.The inverse outputs of the trigger memory elements are connected to the inputs of the decoder, the output connected to the S input of control trigger 4, the R input of which is connected to the output of the element OR 5 and to the input of the element 3. The output of the latter is connected to the R inputs of the trigger elements of the memory TI 1-1, 1-2, 1-3, S-inputs of which are connected respectively to the outputs of the elements And 6-1, 6-2 and 6-3. The first inputs of the AND 6-1, 6-2, 6-3 elements are connected to the direct output of the control RS-flip-flop 4, and the second inputs are connected to the 8 data buses, which are connected to the inputs of the OR element. An additional input of the element OR is connected to the zero line 7, the inverse output of the control RS-flip-flop 4 is connected with the second input of the element 3.

Устройство работает следующим образом.The device works as follows.

При отсутствии входной информации на щинах 8 и 7 на выходе элемента ИЛИ 5 присутствует нулевой пoтeнциaл он удерживает управл ющий триггер 4 в состо НИИ , при котором на его пр мом выходе имеетс нулевой потенциал, а на инверсном - высокий.In the absence of input information on the 8 and 7, at the output of the element OR 5 there is a zero potential, it keeps the control trigger 4 in a research institute, in which there is zero potential at its direct output and a high potential at the inverse.

При поступлении входной информации по шинам 8 на выходе элемента ИЛИ формируетс положительный потенциал, который , пройд через элемент И 3, поступает на входы R триггерных элементов пам ти 1-1, 1-2, 1-3. После установки всех триггерных элементов пам ти в состо ние «О на выходе дешифратора 2 формируетс потенциал , устанавливающий управл ющий триггер 4 в состо ние «1, при этом триггерные элементы пам ти, на соответствующих щинах которых присутствует высокий потенциал, устанавливаютс в состо ние «1.Upon receipt of the input information via buses 8, a positive potential is formed at the output of the OR element, which, having passed through the element 3, enters the inputs R of the trigger memory elements 1-1, 1-2, 1-3. After installing all the trigger elements of the memory into the state "O, at the output of the decoder 2, a potential is formed that sets the control trigger 4 to the state 1, while the trigger memory elements, which have a high potential in their respective layers, are set to" one.

После сн ти входных сигналов с шин 8 на выходе элемента ИЛИ 5 формируетс нулевой потенциал, который устанавливает управл ющий триггер 4 в исходное состо ние.After the input signals are removed from the busbars 8, the zero potential is formed at the output of the OR 5 element, which sets the control trigger 4 to its initial state.

Предлагаемое устройство может работать и в режиме принудительной установки от специального обнул ющего сигнала, поступающего по шине 7.The proposed device can also operate in the mode of forced installation from a special zeroing signal arriving via bus 7.

Промежуток времени, в течение которого происходит цикл автоматического обнулени и записи входной информации в триггерные элементы пам ти, определ етс только временем на переходные процессы в элементах устройства. Этот промежуток времени , обусловленный реальными задержками элементов устройства, существенно меньше промежутка времени, необходимого дл функционировани устройства с учетом максимальных задержек элементов.The time interval during which the cycle of automatic zeroing and recording of input information in the trigger memory elements occurs is determined only by the time for transients in the elements of the device. This period of time, due to the actual delays of the elements of the device, is substantially less than the period of time necessary for the operation of the device, taking into account the maximum delays of the elements.

Claims

1. Author's certificate of the USSR 282410, cl. G 06 F 3/00, 1970.

2. German Patent No. 2408709,

H 03 K 3/284, 1975 (prototype).