(54) СТАТИСТИЧЕСКИЙ АНАЛИЗАТОР(54) STATISTICAL ANALYZER
Изобретение относитс к устройст .вам статистического анализа и может быть использовано дл определени ве ро тностных характеристик экстремумо при комплексном испытании новой техники , в частности, при исследовании распределени нагрузки в различных узлах машин и механизмов, в системе информационно-измерительных комплексов , автоконтрол , вычислительной техники. Известно устройство статистическо го анализа, содержащее аналого-цифро вой преобразователь, блок выделени экстремумов, запоминающий регистр, дифференцирующий бло.Кг триггер, элемент И, деишфратор, многоканальный регистратор 1, - -Наиболее близким техническим реше нием к предложенному вл етс статис с кий анализатор 2, содержащий аналого-цифровой преобразователь, промежуточный регистр пам ти, схему сравнени кодов дл сравнени значений соседних выборок, триггер, му сортировки, регистр. Недостатком названных устройств вл етс их ограниченные, функциональ ные возможности, а именно: невозможность определени параллельно ста истических характеристик нескольких процессов. Целью изобретени вл етс расширение функциональных возможностей анализатора за сче параллельного определени статистических характеристик нескольких процессов. Эта цель достигаетс тем, что в статистический анализатор, содержавши элемент И, триггер, формирователь, многоканальный регистратор, синхронизатор , первый выход которого подключен к тактовому входу аналого-цифрового преобразовател , выход которого через блок регистров сдвига подключен к входу многоканального регистратора и к первому входк схемы сравнени , второй вход которой подключен к выходу аналого-цифрового преобразовател , тактовый вход блока регистров сдвига соединен с вторым входом синхронизатора , введены коммутатор, распределитель и каналы по числу исследуемых процессов, при этим йаЖдаЙ канал содержит два элемента И, выходы которых подключены к соотйетствующим входам триггера своего канала, выходы триггера калдаого канала через coot- ветствуюпдий формирователь своего подключены к соответствующе лу i nf tfWiOfOKaHanbH выё входы элементов И каждо.гр; канаиа объединены.и подключены к сботвётст в1 ,йщему вых6ду первой группы ёыШдав асЛредёлйтёл , вторые входы первых элёмёнтЪв и всех каналов объединены и подключены к первому выходу схемы сравнени , второй выход которой под 1 ЯЙчен с торый входам втбрых элементов И каждого канала, тактирующий вход раепре елйтёл подключён 1с первому выходу синхронизатора, а втора группа выходов распределител подклю чена к первой группе входов коммутаTppai , втора группа входов которого вл етр соответствующими входами анализатора, выход коммутатора соединен с информационним :ходом аналогоцифрового преобразовател . Структурна схема анализатора при ведена на чертеже. Устройство содержит коммутатор 1, распределитель 2, аналого-цифровой преобразователь 3, синхронизатор 4, блок 5 регистров сдвига (оперативной пам ти), схему б сравнени (кодов), . элементы 7д,. . .7tn/ SQ, .. . , т эиг геры 90 ,... 9,, формирователи Юд ,, . . lOf, многоканальный регистратор 11. : Выход коммутатора 1 соединен со вхЪдом аналого-цифрового преобразовател (АЦП) 3, кодовые выходы которого присоединены к блоку 5 регистров сдв га и к одному из входов схемы сравнени кодов 6. Выход блока 5 подключен ко,входу многоканального регистратора 11,и ко второму входу схемы б сра нени Кодов. Выход синхронизатора 4 соединен с тактовым входом блока 5, другой выход синхронизат.ора подклю .чен ;к тактовом вход АЦП и распреде лител 2, одни выходы которого прусо ёдйнены ко входам управлени коммутатора Г дау йё выходы соёдинёпы с од ними из входов Объединенных попарно элементов 7 и 8 И, а. другие входы элементов 7 и 8 И прйсдедЙнёШ к соответствующим выходам схемы сравнени кодов. Выходы пар элементов 7 и 8 И соединены с установочными входами триггеров 9, выходы которых через формирователи 10 подключены к управл ющим вхбдам, многоканальнбгб рёгйстратора 11.. Работа анализатбр а ОсувдествЛ ётс следующим образом. Набор исследуемых реализаций Х (t) , ),.. . V. (t)7T Xf,t) поступает через коммутатор 1 в очередности, задаваемой распределителем 2, на аналого-цифровой прёобразователь 3, где преобразуетс в параллельный код. Частота задаетс синхронизатором 4 в сб твёТст вии с частотными характеристиками йНШ ЯуеЖ1Г сиТЪЖ6в ГТсроме joг сйнхрониз&тор осуществл ет тактирование распределител в моменты вмборки , а также запись и сдвиг слов в блок 5. Прйнцип выделени моментов по влени и Измерени значений экстремумов , в статист ическом анализаторе заключаетс в следующем. После каждого преобразовани значени кодов с АЦП 3 записываютс в Йлок регйстр6в сдвига 5 оперативной пам ти. Число . чеек Пам ти т оответствует числу исследуемых процессов. Сле/1рвательно, на выходах АЦП 3 и блока 5 будут выдаватьс коды соседних выборок одного и того же процесса , т. е. .j- (t) и X.-.j-. (t) , где i, j- соответствующие номера процесса и выборки. Значени кодов (t) и (t) одновременно подаютс на схему сравнени (СС) б. Если (t) XY,J-. (t) (значени последующих выборок процесса превьтгайт значени предыдущих), т. е. значение реализации возрастает, то схема 6 по шине -видает сигналы логической единицы , а по шине - логического йул . Если .j (t) (t), т. е. когда значение исследуемой реализаций уменьшаетс , по и1ине схема б сравнени выдает сигналы логической единицы, а по шине логического нул . По шине сигналы схемы 6 сравнени поступают на элементы 7а/ ... по шине - на 8д,...8. Элементы И объединены попарно по числу процессов. Опрос пар элементов И производитс импульсами распределител в моменты времени, определ емые синхронизатором дл каждого процесса но сдвинутым относительнр начала выборки на врем , необходимое дл окон .чани работы АЦП, В Зависимости от состо ни элементов 7 и 8 И мен етс и состо ние триггера , установочные входы которого соёдинены с выходами элементов Я. При монотонном изменении сигнала схема б выдает управл ющий потенциал по одной из шин, пропуска через соответствующий элемент И последовательность импульсов опроса, первым из которых осуществл етс смена состо ни триггера , причем моменты смены состо ний соответствуют ilaкcимyмy или минимуму подключенного процесса. В эти моменты форг ирователи iO вырабатывают сигналы записи значени экстремума максимума или минимума соответстзвующего процесса в регистратор 11. Анализ заканчиваетсй после того, как синхронизатор выраеоатывает необходимое число интервалов, в результате в многоканальном регистраторе накапливаетс информаци о плотности распределени ФIнимaльньlx (максимальных) значений всех исследуемых процессов. Таким образом, предложенный ана. лидатор позвол ет определ ть ст ункции аспределени экстремумов несколькихThe invention relates to devices for statistical analysis and can be used to determine the rotational characteristics of an extremum in the complex testing of technology, in particular, in studying the load distribution in various nodes of machines and mechanisms, in the system of information-measuring complexes, autocontrol, computer technology . A statistical analysis device is known that contains an analog-to-digital converter, an extremum extraction unit, a memory register, a differentiating block. A trigger trigger, an AND element, a deisfrator, a multichannel recorder 1, - The closest technical solution to the proposed is the statistics analyzer 2, containing an analog-to-digital converter, an intermediate memory register, a code comparison circuit for comparing the values of neighboring samples, a trigger, a sort, a register. The disadvantage of these devices is their limited functional capabilities, namely: the impossibility of determining in parallel the static characteristics of several processes. The aim of the invention is to extend the functionality of the analyzer by parallelly determining the statistical characteristics of several processes. This goal is achieved by the fact that the statistical analyzer, containing the element I, trigger, driver, multi-channel recorder, synchronizer, the first output of which is connected to the clock input of the analog-digital converter, the output of which through the block of shift registers is connected to the input of the multi-channel recorder and to the first input comparison circuits, the second input of which is connected to the output of the analog-digital converter, the clock input of the shift register unit is connected to the second input of the synchronizer, a switch is inserted, edelitel and channels according to the number of the processes at these yaZhdaY channel comprises two AND gates whose outputs are connected to inputs of the trigger sootyetstvuyuschim its channel Kaldan trigger channel outputs through its coot- vetstvuyupdy generator connected to suitable lu i nf tfWiOfOKaHanbH vyo inputs of AND gates each. gr; Kanai are combined. They are connected to the board in 1, the output of the first group of students, the second inputs of the first elements and all channels are combined and connected to the first output of the comparison circuit, the second output of which is under 1 Y with a second input to the inputs of each channel, each clocked input The e-1l is connected to the first output of the synchronizer, and the second group of outputs of the distributor is connected to the first group of inputs of the Tppai switch, the second group of inputs of which is the corresponding inputs of the analyzer, the output is the switch connected to data: swing analog-converter. The structural diagram of the analyzer is shown in the drawing. The device comprises a switch 1, a distributor 2, an analog-to-digital converter 3, a synchronizer 4, a block 5 of shift registers (random access memory), a comparison circuit b (codes),. elements 7d ,. . .7tn / SQ, ... , t eig hera 90, ... 9 ,, shapers Yud ,,. . lOf, multichannel recorder 11.: The output of switch 1 is connected to the analog-digital converter (ADC) 3, the code outputs of which are connected to block 5 of the transfer register registers and to one of the inputs of the code comparison circuit 6. The output of block 5 is connected to the input of the multichannel registrar 11, and to the second input of the coding scheme. The output of synchronizer 4 is connected to the clock input of block 5, the other output of the synchronizer is connected to the clock input of the ADC and the distributor 2, some outputs of which can be connected to the control inputs of the switch. Dow all outputs of a connection with one of the inputs of the United pair of elements 7 and 8 And, and. other inputs of elements 7 and 8 And sent to the corresponding outputs of the comparison circuit. The outputs of the pairs of elements 7 and 8 and are connected to the installation inputs of the trigger 9, the outputs of which through the drivers 10 are connected to the control ports, multichannels of the registrar 11 .. The operation of the analyzer is as follows. A set of investigated implementations X (t),), ... V. (t) 7T Xf, t) goes through the switch 1 in the order specified by the distributor 2 to the analog-digital converter 3, where it is converted into a parallel code. The frequency is set by synchronizer 4 in the sat- isfaction with the frequency characteristics of the NRNGSH6DG6 in the GTsfrom synchronization & The analyzer is as follows. After each conversion, the values of the codes with the ADC 3 are recorded in the Ylok register 6 in the shift 5 of the RAM. Number Memory cells correspond to the number of processes studied. Next / 1rvatelno, at the outputs of the ADC 3 and block 5, the codes of adjacent samples of the same process will be issued, i.e. .j- (t) and X.-. J-. (t), where i, j are the corresponding process and sampling numbers. The values of the codes (t) and (t) are simultaneously fed to the comparison circuit (CC) b. If (t) XY, J-. (t) (the value of the subsequent samples of the process exceeds the value of the previous ones), i.e. the implementation value increases, then the bus circuit 6 shows the signals of the logical unit, and the bus the logical yule. If .j (t) (t), i.e., when the value of the implementations under study decreases, the comparison circuit b outputs signals of a logical unit, and a logical zero bus over the bus. The bus signals of the comparison circuit 6 are fed to the elements 7a / ... via the bus - by 8d, ... 8. Elements And combined in pairs by the number of processes. Interrogation of pairs of elements And is produced by distributor pulses at time points determined by the synchronizer for each process but shifted relative to the start of the sample by the time required for the ADC operation windows, B Depending on the state of elements 7 and 8 And the state of the trigger changes, the setup inputs of which are connected to the outputs of the elements I. At a monotonous change of the signal, the circuit b outputs the control potential via one of the buses, passes through the corresponding element AND the sequence of polling pulses, the first of which oryh is effected change trigger condition, wherein the changing moments of conditions correspond to a minimum process ilakcimymy or connected. At these moments, the forwarders iO generate signals for recording the extremum of the maximum or minimum of the corresponding process in the recorder 11. The analysis ends after the synchronizer detects the required number of intervals, as a result, the multichannel recorder accumulates information about the density of the distribution of F1lmax (maximum) values of all the studied processes . Thus, the proposed ana. the leader allows to determine the distribution of extrema of several